JESD204C Intel FPGA IP او ADI AD9081 MxFE ADC انټروپریبلیت راپور د کارونکي لارښود

منځپانګې پټول

1 JESD204C Intel FPGA IP او ADI AD9081 MxFE ADC د مداخلې راپور

2 د محصول معلومات

3 د محصول کارولو لارښوونې

4 JESD204C Intel® FPGA IP او ADI AD9081 MxFE* د Intel® Agilex ™ F-ټایل وسیلو لپاره د ADC د مداخلې راپور

4.1 د سیسټم توضیحات

5 اسناد / سرچینې

5.1 حوالې

JESD204C Intel FPGA IP او ADI AD9081 MxFE ADC د مداخلې راپور

د محصول معلومات

هغه محصول چې د کارونکي لارښود کې ورته اشاره شوې د JESD204C Intel FPGA IP دی. دا د هارډویر برخه ده چې د Intel Agilex I-Series F-Tile Demo بورډ او ADI AD9081-FMCA-EBZ EVM سره په ګډه کارول کیږي. IP په ډوپلیکس حالت کې انسټینیټ شوی مګر یوازې د ترلاسه کونکي لاره کارول کیږي. دا د 375 MHz لینک ساعت او د 375 MHz چوکاټ ساعت تولیدوي. د ADC مداخلې ازموینې لپاره هارډویر ترتیب په 1 شکل کې ښودل شوی. IP اړتیا لري SYSREF د ساعت جنراتور لخوا چمتو شي چې د JESD204C Intel FPGA IP وسیله ساعت سرچینه کوي.

د محصول کارولو لارښوونې

د هارډویر ترتیب
د JESD204C Intel FPGA IP کارولو لپاره هارډویر تنظیم کولو لپاره ، دا مرحلې تعقیب کړئ:

ADI AD9081-FMCA-EBZ EVM د Intel Agilex I-Series F-Tile Demo بورډ FMC+ نښلونکي سره وصل کړئ.
ډاډ ترلاسه کړئ چې د SYSREF سیګنال د ساعت جنراتور لخوا چمتو شوی چې د JESD204C Intel FPGA IP وسیله ساعت سرچینه کوي.

د سیسټم توضیحات
د سیسټم کچې ډیاګرام ښیې چې مختلف ماډلونه پدې ډیزاین کې څنګه وصل شوي. پدې کې د Intel Agilex-I F-tile Demo Board، Intel Agilex F-tile Device، Top-level RTL، د پلیټ فارم ډیزاینر سیسټم، د نمونې جنریټر، پیټرن چیکر، F-Tile JESD204C ډوپلیکس IP کور، او مختلف ساعتونه او انٹرفیسونه شامل دي.

د متقابل عمل میتودولوژي
د ترلاسه کونکي ډیټا لینک پرت
دا د ازموینې ساحه د ترکیب سرلیک الینمینټ (SHA) او پراخ شوي ملټي بلاک الینمینټ (EMBA) لپاره د ازموینې قضیې پوښي. د JESD204C Intel FPGA IP د ازموینې په جریان کې د ډیټا لینک پرت څخه راجسترونه لوستل کیږي ، په لاګ کې یې لیکي files، او د TCL سکریپټونو له لارې د معیارونو تیریدو لپاره دوی تاییدوي.

JESD204C Intel® FPGA IP او ADI AD9081 MxFE* د Intel® Agilex ™ F-ټایل وسیلو لپاره د ADC د مداخلې راپور

JESD204C Intel® FPGA IP د لوړ سرعت پوائنټ-ټو-پوائنټ سیریل انٹرفیس فکري ملکیت (IP) دی.
د JESD204C Intel FPGA IP د څو غوره شوي JESD204C مطابق انلاګ څخه ډیجیټل کنورټر (ADC) وسیلو سره هارډویر ازمول شوی.
دا راپور د AD204 مخلوط سیګنال فرنټ پای (MxFE*) ارزونې ماډل (EVM) سره د انلاګ وسیلو انکارپوریشن (ADI) سره د JESD9081C Intel FPGA IP متقابل عمل روښانه کوي. لاندې برخې د هارډویر چیک آوټ میتودولوژي او د ازموینې پایلې بیانوي.

اړوند معلومات
F-tile JESD204C Intel FPGA IP کارن لارښود

د هارډویر او سافټویر اړتیاوې
د مداخلې ازموینې لاندې هارډویر او سافټویر وسیلو ته اړتیا لري: هارډویر

Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) د 12V بریښنا اډاپټر سره

انلاګ وسیلې (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
د Skywork Si5345-D د ارزونې بورډ (Si5345-D-EVB)

SMA نارینه ته SMP نارینه
د SMP کیبل ته SMP نارینه

سافټویر

د Intel Quartus® Prime Pro Edition سافټویر نسخه 21.4

AD9081_API نسخه 1.1.0 یا نوی (د لینکس غوښتنلیک، د AD9081 EVM ترتیب لپاره اړین دی)

اړوند معلومات

AD9081/AD9082 د سیسټم پراختیا کارونکي لارښود
د Skyworks Si5345-D ارزونې بورډ کارونکي لارښود

د هارډویر ترتیب
JESD204C Intel FPGA IP په ډوپلیکس حالت کې انسټینیټ شوی مګر یوازې د رسیدونکي لاره کارول کیږي. د FCLK_MULP = 1، WIDTH_MULP = 8، S = 1 لپاره، اصلي PLL د 375 MHz لینک ساعت او د 375 MHz چوکاټ ساعت تولیدوي.
د Intel Agilex I-Series F-Tile Demo بورډ د ADI AD9081-FMCA-EBZ EVM سره کارول کیږي چې د پراختیایی بورډ FMC+ نښلونکي سره وصل دی. د ADC مداخلې ازموینې لپاره د هارډویر ترتیب د هارډویر سیټ اپ شکل کې ښودل شوی.- • AD9081-FMCA-EBZ EVM د FMC+ نښلونکي له لارې د Intel Agilex I-Series F-Tile Demo بورډ څخه ځواک ترلاسه کوي.

د F-ټایل ټرانسیور او JESD204C Intel FPGA IP کور PLL حوالې ساعتونه د Si5345-D-EVB لخوا SMA ته SMP کیبل لخوا چمتو شوي. په Agilex-I F-Tile Demo بورډ کې MUX_DIP_SW0 لوړ ته تنظیم کړئ ترڅو ډاډ ترلاسه شي چې U22 CLKIN1 اخلي چې د SMP کیبل سره وصل دی.

Si5345-D-EVB د HMC7044 پروګرام وړ ساعت جنراتور ته د حوالې ساعت چمتو کوي چې په AD9081 EVM کې د SMP څخه SMP کیبل له لارې شتون لري.
د JESD204C Intel FPGA IP کور لپاره مدیریت ساعت د سیلیکون لابراتوار Si5332 برنامه وړ ساعت جنریټر لخوا چمتو شوی چې د Intel Agilex I-Series F-tile ډیمو بورډ کې شتون لري.

د HMC7044 د پروګرام وړ ساعت جنراتور د AD9081 وسیله حواله ساعت چمتو کوي. د فیز بند شوی لوپ (PLL) چې په AD9081 وسیله کې شتون لري مطلوب ADC تولیدويampد آلې د حوالې ساعت څخه د لینګ ساعت.
د سبکلاس 1 لپاره، د HMC7044 ساعت جنریټر د FMC+ نښلونکي له لارې د AD9081 وسیلې او JESD204C Intel FPGA IP لپاره د SYSREF سیګنال تولیدوي.

نهte: Intel وړاندیز کوي چې SYSREF د ساعت جنراتور لخوا چمتو شي چې د JESD204C Intel FPGA IP وسیله ساعت سرچینه کوي.

د سیسټم توضیحات

لاندې د سیسټم کچې ډیاګرام ښیې چې مختلف ماډلونه پدې ډیزاین کې څنګه وصل شوي.

انځور 2. د سیسټم ډیاګرام

یادښتونه:

M د کنورټرونو شمیر دی.
S د لیږدولو شمیره دهamples فی کنورټر په هر چوکاټ کې.
WIDTH_MULP د غوښتنلیک پرت او ټرانسپورټ پرت تر مینځ د ډیټا پلن ضرب دی.
N د هر کنورټر د تبادلې بټونو شمیر دی.
CS د هر تبادلې د کنټرول بټونو شمیر دیamples.

په دې ترتیب کې، د مثال لپارهample L = 8، M = 4، او F = 1، د ټرانسسیور لینونو ډاټا کچه 24.75 Gbps ده.
Si5332 OUT1 mgmt_clk ته 100 MHz ساعت تولیدوي. Si5345-D-EVB دوه د ساعت فریکونسۍ تولیدوي، 375 MHz او 100 MHz. 375 MHz د J19 SMA بندر له لارې د Intel Agilex I-Series F-tile Demo بورډ کې ځای پرځای شوي ملټي پلیکسر ته عرضه کیږي. د ایمبیډ شوي ملټي پلیکسر محصول ساعت د F-tile ټرانسیور حوالې ساعت (refclk_xcvr) او JESD204C Intel FPGA IP کور PLL حواله ساعت (refclk_core) چلوي. د Si100-D-EVB څخه 5345 MHz د HMC7044 د پروګرام وړ ساعت جنریټر سره وصل دی چې په AD9081 EVM کې د ساعت ان پټ په توګه شتون لري
(EXT_HMCREF).

HCM7044 د FMC نښلونکي له لارې د 11.71875 MHz دوره SYSREF سیګنال تولیدوي.
JESD204C Intel FPGA IP په ډوپلیکس حالت کې انسټینیټ شوی مګر یوازې د رسیدونکي لاره کارول کیږي.

د متقابل عمل میتودولوژي
لاندې برخه د ازموینې موخې، طرزالعمل، او د تیریدو معیارونه بیانوي. ازموینه لاندې ساحې پوښي:

د ترلاسه کونکي ډیټا لینک پرت
د رسیدونکي ټرانسپورټ پرت

د ترلاسه کونکي ډیټا لینک پرت
دا د ازموینې ساحه د ترکیب سرلیک الینمینټ (SHA) او پراخ شوي ملټي بلاک الینمینټ (EMBA) لپاره د ازموینې قضیې پوښي.
د لینک په پیل کې ، د ریسیور ریسیټ وروسته ، JESD204C Intel FPGA IP د همغږي سرلیک جریان په لټه کې پیل کوي چې د وسیلې لخوا لیږدول کیږي. د ډیټا لینک پرت څخه لاندې راجسترونه د ازموینې په جریان کې لوستل کیږي ، په لاګ کې لیکل شوي files، او د TCL سکریپټونو له لارې د معیارونو تیریدو لپاره تصدیق شوی.

اړوند معلومات
F-tile JESD204C Intel FPGA IP کارن لارښود

همغږي سرلیک ترتیب (SHA)
جدول 1. همغږي سرلیک د ازموینې قضیې

د ازموینې قضیه	هدف	تفصیل	د پاس کولو معیارونه
SHA.1	وګورئ چې ایا د Sync Header Lock د بیا تنظیم شوي ترتیب بشپړیدو وروسته تایید شوی.	لاندې سیګنالونه د راجسترونو څخه لوستل کیږي: CDR_Lock د rx_status3 (0x8C) راجستر څخه لوستل کیږي. SH_Locked د rx_status4 (0x90) راجستر څخه لوستل کیږي. jrx_sh_err_status د rx_err_status (0x60) راجستر څخه لوستل کیږي.	CDR_Lock او SH_LOCK باید د لینونو د شمیر سره سم لوړ وي. jrx_sh_err_status باید وي په jrx_sh_err_status کې د بټ ساحې د sh_unlock_err، rx_gb_overflow_err، rx_gb_underflow_err، invalid_sync_header، src_rx_alarm، syspll_lock_err، او cdr_locked_err لپاره چک کوي.
SHA.2	د Sync Header Lock حالت وګورئ وروسته له دې چې د سنک سرلیک لاک ترلاسه شي (یا د پراخ شوي ملټي بلاک الینمینټ مرحلې په جریان کې) او مستحکم.	invalid_sync_header د راجستر (0x60[8]) څخه د Sync Header لاک حالت لپاره لوستل کیږي.	invalid_sync_header حالت باید 0 وي.

پراخ شوی ملټي بلاک الینمینټ (EMBA)

جدول 2. پراخ شوي ملټي بلاک الائنمنٹ ازموینې قضیې

د ازموینې قضیه		هدف		تفصیل		د پاس کولو معیارونه
EMBA.1		وګورئ چې ایا پراخ شوی ملټي بلاک لاک یوازې د Sync Header Lock له ادعا وروسته ادعا شوی.		لاندې سیګنالونه د راجسترونو له لارې لوستل کیږي:		د EMB_Locked_1 ارزښت باید د 1 سره مساوي وي چې هر لین ته ورته وي. EMB_Lock_err باید 0 وي.

	د ازموینې قضیه		هدف		تفصیل		د پاس کولو معیارونه
					EMB_Locked_1 د rx_status5 (0x94) راجستر څخه لوستل کیږي. EMB_Lock_err د rx_err_status (0x60[19]) راجستر څخه لوستل کیږي.
	EMBA.2		وګورئ چې ایا د پراخ شوي ملټي بلاک لاک حالت مستحکم دی (د ملټي بلاک غزیدلو وروسته یا تر هغه پورې چې لچک لرونکي بفر خوشې شوی وي) پرته له کوم غلط ملټي بلاک سره.		invalid_eomb_eoemb د rx_err_status (0x60[10:9]) راجستر څخه لوستل کیږي.		invalid_eomb_eoemb باید "00" وي.
	EMBA.3		د لین سمون وګورئ.		لاندې ارزښتونه د راجسترونو څخه لوستل کیږي: elastic_buf_over_flow د rx_err_status (0x60[20]) راجستر څخه لوستل کیږي. elastic_buf_full د rx_status6 (0x98) راجستر څخه لوستل کیږي.		elastic_buf_over_flow باید 0 وي. د elastic_buf_full ارزښت باید د هر لین سره مساوي 1 سره وي.

د ترلاسه کونکي ټرانسپورټ پرت (TL)
د رسیدونکي (RX) JESD204C Intel FPGA IP او ټرانسپورټ پرت له لارې د تادیې ډیټا جریان د ډیټا بشپړتیا چیک کولو لپاره ، ADC د r لپاره تنظیم شویampد PRBS ازموینې نمونه. ADC هم د ورته ترتیب سره کار کولو لپاره ټاکل شوی لکه څنګه چې په JESD204C Intel FPGA IP کې ټاکل شوی. د آرamp/PRBS چیکر په FPGA پارچه کې r چک کويampد یوې دقیقې لپاره د PRBS ډیټا بشپړتیا. د RX JESD204C Intel FPGA IP راجستر rx_err د صفر ارزښت لپاره د یوې دقیقې لپاره په دوامداره توګه رایه ورکول کیږي.
لاندې انځور د ډیټا بشپړتیا چک کولو لپاره د مفهوم ازموینې ترتیب ښیي.

شکل 3. د معلوماتو بشپړتیا چک د R په کارولو سرهamp/PRBS15 چیکر

جدول 3. د ټرانسپورټ پرت ازموینې قضیې

د ازموینې قضیه

هدف

تفصیل

د پاس کولو معیارونه

TL.1

د r په کارولو سره د ډیټا چینل د ټرانسپورټ پرت نقشه چیک کړئamp د ازموینې نمونه

Data_mode R ته ټاکل شویamp_موډ

لاندې سیګنالونه د راجسترونو له لارې لوستل کیږي:

crc_err د rx_err_status (0x60[14]) څخه لوستل کیږي.
jrx_patchk_data_error د tst_err0 راجستر څخه لوستل کیږي.

crc_err باید د تیریدو لپاره ټیټ وي.
jrx_patchk_data_error باید ټیټ وي.

TL.2

د PRBS15 ازموینې نمونې په کارولو سره د ډیټا چینل د ټرانسپورټ پرت نقشه چیک کړئ.

ډیټا_موډ prbs_mode ته ټاکل شوی.

لاندې ارزښتونه د راجسترونو څخه لوستل کیږي:

crc_err د rx_err_status (0x60[14]) څخه لوستل کیږي.
jrx_patchk_data_error د tst_err0 راجستر څخه لوستل کیږي.

crc_err باید د تیریدو لپاره ټیټ وي.
jrx_patchk_data_error باید ټیټ وي.

JESD204C Intel FPGA IP او ADC تشکیلات
په دې هارډویر چیک آوټ کې د JESD204C Intel FPGA IP پیرامیټرې (L, M, and F) په اصلي ډول د AD9081 وسیلې لخوا ملاتړ کیږي. د لیږدونکي ډیټا نرخ، sampد لینګ ساعت، او نور JESD204C پیرامیټونه د AD908D1 عملیاتي شرایطو سره مطابقت لري.
د هارډویر چیک آوټ ازموینه د لاندې پیرامیټر ترتیب سره JESD204C Intel FPGA IP پلي کوي.

د ټولو تشکیلاتو لپاره نړیوال ترتیب:

E = 1

CF = 0
سي ایس = 0
فرعي طبقه = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

د FPGA مدیریت ساعت (MHz) = 100

د ازموینې پایلې
لاندې جدول کې ممکنه پایلې او د هغوی تعریف شامل دي.

جدول 4. د پایلو تعریف

پایله	تعریف
پاس	د وسیلې لاندې ازموینه (DUT) د مطابقت لرونکي چلند ښودلو لپاره مشاهده شوې.
د نظرونو سره PASS	DUT د مطابقت چلند ښودلو لپاره لیدل شوی. په هرصورت، د وضعیت اضافي توضیحات شامل دي (مثالample: د وخت محدودیتونو له امله، د ازموینې یوازې یوه برخه ترسره شوې وه).

پایله	تعریف
ناکام	DUT د غیر موافق سلوک ښودلو لپاره مشاهده شوی.
خبرتیا	DUT د چلند ښودلو لپاره لیدل شوی چې سپارښتنه نه کیږي.
نظرونو ته مراجعه وکړئ	د کتنو څخه، یو باوري پاس یا ناکامي نشي ټاکل کیدی. د وضعیت اضافي توضیحات پکې شامل دي.

لاندې جدول د ازموینې قضیې SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, او TL.2 د اړوندو ارزښتونو L, M, F, ډیټا نرخ سره پایلې ښیې. sampد لینګ ساعت، د لینک ساعت، او د SYSREF فریکونسۍ.

جدول 5. د SHA.1، SHA.2، EMBA.1، EMBA.2، EMBA.3، TL.1، او TL.2 لپاره د ازموینې پایلې

نه.	L	M	F	S	HD	E	N	NP	ADC Sampد لینګ ساعت (MHz)	د FPGA وسیله ساعت (MHz)	FPGA د چوکاټ ساعت (MHz)	FPGA د لینک ساعت (MHz)	د لین نرخ (Gbps)	پایله
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	پاس

د ازموینې پایلې تبصرې
د هرې ازموینې قضیه کې، د RX JESD204C Intel FPGA IP په بریالیتوب سره د همغږي سرلیک ترتیب، پراخ شوي ملټي بلاک سمون، او د کاروونکي ډیټا مرحلې پورې.
د R لخوا د معلوماتو بشپړتیا کومه ستونزه نه لیدل کیږيamp او د JESD ترتیباتو لپاره د PRBS چیکر ټول فزیکي لینونه پوښي، همدارنګه هیڅ ډول سایکلیک ریډنډنسی چیک (CRC) او د کمانډ برابرۍ تېروتنه نه لیدل کیږي.
د ځینې بریښنا دورې په جریان کې ، د لین ډیسک غلطی ممکن د پیرامیټر ترتیبونو سره څرګند شي. د دې غلطۍ څخه مخنیوي لپاره، د LEMC آفسیټ ارزښتونه باید برنامه شي یا تاسو کولی شئ دا د کیلیبریشن سویپ پروسې سره اتومات کړئ. د LEMC offset د قانوني ارزښتونو په اړه د نورو معلوماتو لپاره، په F-tile JESD204C IP کارن لارښود کې د RBD توننګ میکانیزم ته مراجعه وکړئ.

اړوند معلومات
د RBD ټونینګ میکانیزم

لنډیز
دا راپور د ADC لپاره تر 204 Gbps پورې د AD9081/9082 (R2 سیلیکون) وسیلې سره د JESD24.75C Intel FPGA IP او PHY بریښنایی انٹرفیس اعتبار ښیې. بشپړ ترتیب او د هارډویر تنظیم د دوه وسیلو په متقابل عمل او فعالیت باور چمتو کولو لپاره ښودل شوي.

د AN 927 لپاره د اسنادو بیاکتنې تاریخ: JESD204C Intel FPGA IP او ADI AD9081 MxFE* د Intel Agilex F-Tile وسیلو لپاره د ADC د مداخلې راپور

د سند نسخه	بدلونونه
2022.04.25	ابتدايي خوشې کول.

AN 876: JESD204C Intel® FPGA IP او ADI AD9081 MxFE* د Intel® Agilex® F-Tile وسیلو لپاره د ADC مداخلې راپور

اسناد / سرچینې

intel JESD204C Intel FPGA IP او ADI AD9081 MxFE ADC د کار کولو راپور [pdf] د کارونکي لارښود
JESD204C Intel FPGA IP او ADI AD9081 MxFE ADC د مداخلې راپور، JESD204C، Intel FPGA IP او ADI AD9081 MxFE ADC د مداخلې راپور

حوالې

د کارن لارښود