JESD204C Intel FPGA IP ແລະ ADI AD9081 MxFE ADC Interoperability Report ຄູ່ມືຜູ້ໃຊ້

ເນື້ອໃນ ເຊື່ອງ

1 JESD204C Intel FPGA IP ແລະບົດລາຍງານການເຮັດວຽກຮ່ວມກັນຂອງ ADI AD9081 MxFE ADC

2 ຂໍ້ມູນຜະລິດຕະພັນ

3 ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

4 JESD204C Intel® FPGA IP ແລະ ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex™ F-tile Devices

4.1 ລາຍລະອຽດລະບົບ

5 ເອກະສານ / ຊັບພະຍາກອນ

5.1 ເອກະສານອ້າງອີງ

JESD204C Intel FPGA IP ແລະບົດລາຍງານການເຮັດວຽກຮ່ວມກັນຂອງ ADI AD9081 MxFE ADC

ຂໍ້ມູນຜະລິດຕະພັນ

ຜະລິດຕະພັນທີ່ກ່າວເຖິງໃນຄູ່ມືຜູ້ໃຊ້ແມ່ນ JESD204C Intel FPGA IP. ມັນເປັນອົງປະກອບຮາດແວທີ່ໃຊ້ຮ່ວມກັນກັບກະດານສະແດງ Intel Agilex I-Series F-Tile ແລະ ADI AD9081-FMCA-EBZ EVM. IP ແມ່ນ instantiated ໃນໂຫມດ Duplex ແຕ່ພຽງແຕ່ເສັ້ນທາງຮັບແມ່ນຖືກນໍາໃຊ້. ມັນສ້າງໂມງເຊື່ອມຕໍ່ 375 MHz ແລະໂມງກອບ 375 MHz. ການຕັ້ງຄ່າຮາດແວສໍາລັບການທົດສອບການໂຕ້ຕອບຂອງ ADC ແມ່ນສະແດງຢູ່ໃນຮູບ 1. IP ຕ້ອງການ SYSREF ໃຫ້ໂດຍເຄື່ອງສ້າງໂມງທີ່ແຫຼ່ງອຸປະກອນ JESD204C Intel FPGA IP ຂອງໂມງ.

ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

ການຕິດຕັ້ງຮາດແວ
ເພື່ອຕັ້ງຄ່າຮາດແວສໍາລັບການນໍາໃຊ້ JESD204C Intel FPGA IP, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

ເຊື່ອມຕໍ່ ADI AD9081-FMCA-EBZ EVM ກັບຕົວເຊື່ອມຕໍ່ FMC+ ຂອງ Intel Agilex I-Series F-Tile Demo Board.
ໃຫ້ແນ່ໃຈວ່າສັນຍານ SYSREF ແມ່ນສະໜອງໃຫ້ໂດຍເຄື່ອງກຳເນີດໂມງທີ່ແຫຼ່ງທີ່ມາຂອງໂມງອຸປະກອນ JESD204C Intel FPGA IP.

ລາຍລະອຽດລະບົບ
ແຜນວາດລະດັບລະບົບສະແດງໃຫ້ເຫັນວິທີການເຊື່ອມຕໍ່ໂມດູນທີ່ແຕກຕ່າງກັນໃນການອອກແບບນີ້. ມັນປະກອບມີ Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, ແລະໂມງ ແລະການໂຕ້ຕອບຕ່າງໆ.

ວິທີການເຮັດວຽກຮ່ວມກັນ
ຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນຜູ້ຮັບ
ພື້ນທີ່ທົດສອບນີ້ກວມເອົາກໍລະນີທົດສອບສໍາລັບການ sync header alignment (SHA) ແລະຂະຫຍາຍ multiblock alignment (EMBA). JESD204C Intel FPGA IP ອ່ານການລົງທະບຽນຈາກຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນໃນລະຫວ່າງການທົດສອບ, ຂຽນພວກມັນເຂົ້າໃນບັນທຶກ files, ແລະກວດສອບໃຫ້ເຂົາເຈົ້າສໍາລັບການຖ່າຍທອດເງື່ອນໄຂຜ່ານສະຄິບ TCL.

JESD204C Intel® FPGA IP ແລະ ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex™ F-tile Devices

JESD204C Intel® FPGA IP ແມ່ນຊັບສິນທາງປັນຍາອິນເຕີເຟດ serial point-to-point ຄວາມໄວສູງ (IP).
JESD204C Intel FPGA IP ໄດ້ຮັບການທົດສອບຮາດແວດ້ວຍອຸປະກອນແປງອະນາລັອກເປັນດິຈິຕອນ (ADC) ທີ່ເລືອກຕາມ JESD204C ຫຼາຍອັນ.
ບົດລາຍງານນີ້ຊີ້ໃຫ້ເຫັນຄວາມສາມາດໃນການເຮັດວຽກຮ່ວມກັນຂອງ JESD204C Intel FPGA IP ກັບໂມດູນການປະເມີນ AD9081 Mixed Signal Front End (MxFE*) (EVM) ຈາກ Analog Devices Inc. (ADI). ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍວິທີການກວດສອບຮາດແວ ແລະຜົນການທົດສອບ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
F-tile JESD204C ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP

ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ການທົດສອບການເຮັດວຽກຮ່ວມກັນຮຽກຮ້ອງໃຫ້ມີເຄື່ອງມືຮາດແວແລະຊອບແວດັ່ງຕໍ່ໄປນີ້: ຮາດແວ

Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) ພ້ອມອະແດັບເຕີໄຟ 12V

ອຸປະກອນອະນາລັອກ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
ກະດານປະເມີນຜົນ Skywork Si5345-D (Si5345-D-EVB)

SMA ຊາຍຫາ SMP ຊາຍ
ສາຍ SMP ຊາຍຫາສາຍ SMP

ຊອບແວ

ຊອບແວ Intel Quartus® Prime Pro Edition ເວີຊັ່ນ 21.4

AD9081_API ເວີຊັນ 1.1.0 ຫຼືໃໝ່ກວ່າ (ແອັບພລິເຄຊັນ Linux, ຕ້ອງການສຳລັບການຕັ້ງຄ່າ AD9081 EVM)

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

ຄູ່ມືການພັດທະນາລະບົບ AD9081/AD9082
ຄູ່ມືຜູ້ໃຊ້ສະພາການປະເມີນຜົນ Skyworks Si5345-D

ການຕິດຕັ້ງຮາດແວ
JESD204C Intel FPGA IP ແມ່ນ instantiated ໃນໂຫມດ Duplex ແຕ່ພຽງແຕ່ເສັ້ນທາງຮັບໄດ້ຖືກນໍາໃຊ້. ສໍາລັບ FCLK_MULP =1, WIDTH_MULP = 8, S = 1, PLL ຫຼັກຈະສ້າງໂມງເຊື່ອມຕໍ່ 375 MHz ແລະໂມງກອບ 375 MHz.
ກະດານຕົວຢ່າງ Intel Agilex I-Series F-Tile ຖືກນໍາໃຊ້ກັບ ADI AD9081-FMCA-EBZ EVM ທີ່ເຊື່ອມຕໍ່ກັບຕົວເຊື່ອມຕໍ່ FMC+ ຂອງກະດານພັດທະນາ. ການຕັ້ງຄ່າຮາດແວສໍາລັບການທົດສອບການຕິດຕໍ່ກັນຂອງ ADC ແມ່ນສະແດງຢູ່ໃນຮູບການຕິດຕັ້ງຮາດແວ.- • AD9081-FMCA-EBZ EVM ໄດ້ພະລັງງານມາຈາກ Intel Agilex I-Series F-Tile Demo Board ຜ່ານຕົວເຊື່ອມຕໍ່ FMC+.

ເຄື່ອງຮັບສັນຍານ F-tile ແລະ JESD204C Intel FPGA IP core PLL ໂມງອ້າງອີງແມ່ນສະໜອງໃຫ້ໂດຍ Si5345-D-EVB ຜ່ານສາຍ SMA ຫາ SMP. ຕັ້ງຄ່າ MUX_DIP_SW0 ໃຫ້ສູງໃນ Agilex-I F-Tile Demo Board ເພື່ອຮັບປະກັນວ່າ U22 ກຳລັງເອົາ CLKIN1 ທີ່ເຊື່ອມຕໍ່ກັບສາຍ SMP.

Si5345-D-EVB ສະໜອງໂມງອ້າງອີງໃສ່ເຄື່ອງກຳເນີດໂມງທີ່ສາມາດຕັ້ງໂປຣແກຣມໄດ້ HMC7044 ທີ່ມີຢູ່ໃນສາຍ AD9081 EVM ຜ່ານສາຍ SMP ຫາ SMP.
ໂມງການຄຸ້ມຄອງສໍາລັບ JESD204C Intel FPGA IP core ແມ່ນສະຫນອງໂດຍ Silicon Labs Si5332 ເຄື່ອງກໍາເນີດໂມງທີ່ສາມາດດໍາເນີນໂຄງການທີ່ມີຢູ່ໃນ Intel Agilex I-Series F-tile Demo Board.

HMC7044 ເຄື່ອງກໍາເນີດໂມງທີ່ສາມາດຕັ້ງໂຄງການໄດ້ໃຫ້ໂມງອ້າງອີງອຸປະກອນ AD9081. The phase-locked loop (PLL) ທີ່ມີຢູ່ໃນອຸປະກອນ AD9081 ຈະສ້າງ ADC ທີ່ຕ້ອງການ.ampໂມງ ling ຈາກໂມງອ້າງອີງອຸປະກອນ.
ສໍາລັບ Subclass 1, ເຄື່ອງກໍາເນີດໂມງ HMC7044 ຈະສ້າງສັນຍານ SYSREF ສໍາລັບອຸປະກອນ AD9081 ແລະສໍາລັບ JESD204C Intel FPGA IP ຜ່ານຕົວເຊື່ອມຕໍ່ FMC+.

ບໍ່te: Intel ແນະນໍາໃຫ້ SYSREF ສະຫນອງໃຫ້ໂດຍເຄື່ອງກໍາເນີດໂມງທີ່ມາຈາກ JESD204C Intel FPGA IP ອຸປະກອນໂມງ.

ລາຍລະອຽດລະບົບ

ແຜນວາດລະດັບລະບົບຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນວ່າໂມດູນຕ່າງໆເຊື່ອມຕໍ່ກັນແນວໃດໃນການອອກແບບນີ້.

ຮູບທີ 2. ແຜນວາດລະບົບ

ບັນທຶກ:

M ແມ່ນຈໍານວນຕົວແປງສັນຍານ.
S ແມ່ນຈໍານວນຂອງການສົ່ງຕໍ່ samples per converter per frame.
WIDTH_MULP ແມ່ນຕົວຄູນຄວາມກວ້າງຂອງຂໍ້ມູນລະຫວ່າງຊັ້ນແອັບພລິເຄຊັນ ແລະຊັ້ນການຂົນສົ່ງ.
N ແມ່ນຈໍານວນຂອງບິດແປງຕໍ່ຕົວແປງ.
CS ແມ່ນຈໍານວນຂອງບິດຄວບຄຸມຕໍ່ການແປງ samples.

ໃນການຕັ້ງຄ່ານີ້, ສໍາລັບການຍົກຕົວຢ່າງample L = 8, M = 4, ແລະ F = 1, ອັດຕາຂໍ້ມູນຂອງເລນ transceiver ແມ່ນ 24.75 Gbps.
Si5332 OUT1 ສ້າງ 100 MHz ໂມງເປັນ mgmt_clk. Si5345-D-EVB ສ້າງສອງຄວາມຖີ່ໂມງ, 375 MHz ແລະ 100 MHz. 375 MHz ແມ່ນສະໜອງໃຫ້ກັບ multiplexer ຝັງຢູ່ໃນ Intel Agilex I-Series F-tile Demo Board ຜ່ານພອດ J19 SMA. ໂມງຜົນຜະລິດຂອງ multiplexer ທີ່ຝັງໄວ້ຈະຂັບລົດໂມງອ້າງອີງການສົ່ງສັນຍານ F-tile (refclk_xcvr) ແລະ JESD204C Intel FPGA IP core PLL ໂມງອ້າງອີງ (refclk_core). 100 MHz ຈາກ Si5345-D-EVB ແມ່ນເຊື່ອມຕໍ່ກັບເຄື່ອງກໍາເນີດໂມງທີ່ສາມາດດໍາເນີນໂຄງການ HMC7044 ທີ່ມີຢູ່ໃນ AD9081 EVM ເປັນການປ້ອນຂໍ້ມູນໂມງ.
(EXT_HMCREF).

HCM7044 ສ້າງສັນຍານ SYSREF ເປັນໄລຍະຂອງ 11.71875 MHz ຜ່ານ FMC Connector.
JESD204C Intel FPGA IP ແມ່ນ instantiated ໃນໂຫມດ Duplex ແຕ່ພຽງແຕ່ເສັ້ນທາງຮັບໄດ້ຖືກນໍາໃຊ້.

ວິທີການເຮັດວຽກຮ່ວມກັນ
ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍຈຸດປະສົງການທົດສອບ, ຂັ້ນຕອນ, ແລະເງື່ອນໄຂການສອບເສັງ. ການທົດສອບກວມເອົາຂົງເຂດດັ່ງຕໍ່ໄປນີ້:

ຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນຜູ້ຮັບ
ຊັ້ນການຂົນສົ່ງຜູ້ຮັບ

ຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນຜູ້ຮັບ
ພື້ນທີ່ທົດສອບນີ້ກວມເອົາກໍລະນີທົດສອບສໍາລັບການ sync header alignment (SHA) ແລະຂະຫຍາຍ multiblock alignment (EMBA).
ເມື່ອເຊື່ອມຕໍ່ເລີ່ມຕົ້ນ, ຫຼັງຈາກຣີເຊັດຕົວຮັບ, JESD204C Intel FPGA IP ເລີ່ມຊອກຫາກະແສສ່ວນຫົວຊິ້ງທີ່ຖືກສົ່ງຜ່ານອຸປະກອນ. ການລົງທະບຽນຕໍ່ໄປນີ້ຈາກຊັ້ນເຊື່ອມຕໍ່ຂໍ້ມູນຖືກອ່ານໃນລະຫວ່າງການທົດສອບ, ຂຽນເຂົ້າໃນບັນທຶກ files, ແລະກວດສອບເງື່ອນໄຂການຖ່າຍທອດຜ່ານສະຄິບ TCL.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
F-tile JESD204C ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP

Sync Header Alignment (SHA)
ຕາຕະລາງ 1. Sync Header Alignment Test Cases

ກໍລະນີທົດສອບ	ຈຸດປະສົງ	ລາຍລະອຽດ	ເກນການຜ່ານ
SHA.1	ກວດເບິ່ງວ່າ Sync Header Lock ຖືກຢືນຢັນຫຼັງຈາກສໍາເລັດຂອງລໍາດັບການຕັ້ງຄືນໃຫມ່.	ສັນຍານຕໍ່ໄປນີ້ແມ່ນອ່ານຈາກທະບຽນ: CDR_Lock ຖືກອ່ານຈາກທະບຽນ rx_status3 (0x8C). SH_Locked ແມ່ນອ່ານຈາກ rx_status4 (0x90) ລົງທະບຽນ. jrx_sh_err_status ຖືກອ່ານຈາກທະບຽນ rx_err_status (0x60).	CDR_Lock ແລະ SH_LOCK ຄວນຖືກຢືນຢັນໃຫ້ສູງທີ່ສອດຄ້ອງກັບຈໍານວນເລນ. jrx_sh_err_status ຄວນເປັນ ຊ່ອງຂໍ້ມູນ bit ໃນ jrx_sh_err_status ກວດສອບ sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ແລະ cdr_locked_err.
SHA.2	ກວດເບິ່ງສະຖານະ Sync Header Lock ຫຼັງຈາກ sync header lock ແມ່ນບັນລຸໄດ້ (ຫຼືໃນໄລຍະ Extended Multi-Block Alignment) ແລະມີຄວາມຫມັ້ນຄົງ.	invalid_sync_header ຖືກອ່ານສໍາລັບສະຖານະ Sync Header lock ຈາກການລົງທະບຽນ (0x60[8]).	invalid_sync_header ສະຖານະຄວນຈະເປັນ 0.

Extended Multiblock Alignment (EMBA)

ຕາຕະລາງ 2. Extended Multiblock Alignment Cases

ກໍລະນີທົດສອບ		ຈຸດປະສົງ		ລາຍລະອຽດ		ເກນການຜ່ານ
EMBA.1		ກວດເບິ່ງວ່າ Extended Multiblock Lock ຖືກຢືນຢັນພຽງແຕ່ຫຼັງຈາກການຢືນຢັນຂອງ Sync Header Lock.		ສັນຍານຕໍ່ໄປນີ້ແມ່ນອ່ານຜ່ານທະບຽນ:		ຄ່າ EMB_Locked_1 ຄວນເທົ່າກັບ 1 ທີ່ສອດຄ້ອງກັບແຕ່ລະເລນ. EMB_Lock_err ຄວນເປັນ 0.

	ກໍລະນີທົດສອບ		ຈຸດປະສົງ		ລາຍລະອຽດ		ເກນການຜ່ານ
					EMB_Locked_1 ຖືກອ່ານຈາກທະບຽນ rx_status5 (0x94). EMB_Lock_err ຖືກອ່ານຈາກທະບຽນ rx_err_status (0x60[19]).
	EMBA.2		ກວດເບິ່ງວ່າສະຖານະ Extended Multiblock Lock ແມ່ນຄົງທີ່ (ຫຼັງຈາກການຂະຫຍາຍ multiblock lock ຫຼືຈົນກ່ວາການປົດປ່ອຍ elastic buffer) ພ້ອມກັບບໍ່ມີ multiblock ທີ່ບໍ່ຖືກຕ້ອງ.		invalid_eomb_eoemb ຖືກອ່ານຈາກ rx_err_status (0x60[10:9]).		invalid_eomb_eoemb ຄວນເປັນ “00”.
	EMBA.3		ກວດເບິ່ງການຈັດລຽງຂອງເລນ.		ຄ່າຕໍ່ໄປນີ້ແມ່ນອ່ານຈາກທະບຽນ: elastic_buf_over_flow ແມ່ນອ່ານຈາກທະບຽນ rx_err_status (0x60[20]). elastic_buf_full ແມ່ນອ່ານຈາກທະບຽນ rx_status6 (0x98).		elastic_buf_over_flow ຄວນເປັນ 0. ຄ່າ elastic_buf_full ຄວນເທົ່າກັບ 1 ທີ່ສອດຄ້ອງກັບແຕ່ລະເລນ.

ຊັ້ນການຂົນສົ່ງຜູ້ຮັບ (TL)
ເພື່ອກວດສອບຄວາມສົມບູນຂອງຂໍ້ມູນກະແສຂໍ້ມູນ payload ຜ່ານຕົວຮັບ (RX) JESD204C Intel FPGA IP ແລະຊັ້ນການຂົນສົ່ງ, ADC ໄດ້ຖືກຕັ້ງຄ່າເປັນ r.amp/ PRBS ຮູບແບບການທົດສອບ. ADC ຍັງຖືກກໍານົດໃຫ້ດໍາເນີນການກັບການຕັ້ງຄ່າດຽວກັນກັບທີ່ກໍານົດໄວ້ໃນ JESD204C Intel FPGA IP. ຣampຕົວກວດເຊັກ /PRBS ໃນຜ້າ FPGA ກວດເບິ່ງ rampຄວາມສົມບູນຂອງຂໍ້ມູນ /PRBS ສໍາລັບຫນຶ່ງນາທີ. RX JESD204C Intel FPGA IP register rx_err ຖືກສຳຫຼວດຢ່າງຕໍ່ເນື່ອງດ້ວຍຄ່າສູນເປັນເວລາໜຶ່ງນາທີ.
ຮູບຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນການຕິດຕັ້ງການທົດສອບແນວຄວາມຄິດສໍາລັບການກວດສອບຄວາມຖືກຕ້ອງຂອງຂໍ້ມູນ.

ຮູບ 3. ການກວດສອບຄວາມຖືກຕ້ອງຂອງຂໍ້ມູນໂດຍໃຊ້ Ramp/PRBS15 Checker

ຕາຕະລາງ 3. Transport Layer Test Cases

ກໍລະນີທົດສອບ

ຈຸດປະສົງ

ລາຍລະອຽດ

ເກນການຜ່ານ

TL.1

ກວດເບິ່ງແຜນທີ່ຊັ້ນການຂົນສົ່ງຂອງຊ່ອງທາງຂໍ້ມູນໂດຍໃຊ້ ramp ຮູບແບບການທົດສອບ.

Data_mode ຖືກຕັ້ງເປັນ Ramp_ໂໝດ.

ສັນຍານຕໍ່ໄປນີ້ແມ່ນອ່ານຜ່ານທະບຽນ:

crc_err ຖືກອ່ານຈາກ rx_err_status (0x60[14]).
jrx_patchk_data_error ຖືກອ່ານຈາກການລົງທະບຽນ tst_err0.

crc_err ຄວນຈະຕໍ່າເພື່ອຜ່ານ.
jrx_patchk_data_error ຄວນຈະຕໍ່າ.

TL.2

ກວດເບິ່ງແຜນທີ່ຊັ້ນການຂົນສົ່ງຂອງຊ່ອງທາງຂໍ້ມູນໂດຍໃຊ້ຮູບແບບການທົດສອບ PRBS15.

Data_mode ຖືກຕັ້ງເປັນ prbs_mode.

ຄ່າຕໍ່ໄປນີ້ແມ່ນອ່ານຈາກທະບຽນ:

crc_err ຖືກອ່ານຈາກ rx_err_status (0x60[14]).
jrx_patchk_data_error ຖືກອ່ານຈາກການລົງທະບຽນ tst_err0.

crc_err ຄວນຈະຕໍ່າເພື່ອຜ່ານ.
jrx_patchk_data_error ຄວນຈະຕໍ່າ.

JESD204C Intel FPGA IP ແລະການຕັ້ງຄ່າ ADC
ຕົວກໍານົດການ IP ຂອງ JESD204C Intel FPGA (L, M, ແລະ F) ໃນການກວດສອບຮາດແວນີ້ໄດ້ຮັບການສະຫນັບສະຫນູນໂດຍພື້ນຖານຂອງອຸປະກອນ AD9081. ອັດຕາຂໍ້ມູນ transceiver, sampໂມງ ling, ແລະຕົວກໍານົດການ JESD204C ອື່ນໆປະຕິບັດຕາມເງື່ອນໄຂການໃຊ້ງານ AD908D1.
ການທົດສອບການກວດສອບຮາດແວປະຕິບັດ JESD204C Intel FPGA IP ດ້ວຍການຕັ້ງຄ່າພາລາມິເຕີຕໍ່ໄປນີ້.

ການຕັ້ງຄ່າທົ່ວໂລກສໍາລັບການຕັ້ງຄ່າທັງຫມົດ:

E = 1

CF = 0
CS = 0
ໝວດຍ່ອຍ = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

ໂມງບໍລິຫານ FPGA (MHz) = 100

ຜົນການທົດສອບ
ຕາຕະລາງຕໍ່ໄປນີ້ປະກອບມີຜົນໄດ້ຮັບທີ່ເປັນໄປໄດ້ແລະຄໍານິຍາມຂອງພວກເຂົາ.

ຕາຕະລາງ 4. ຄໍານິຍາມຜົນໄດ້ຮັບ

ຜົນໄດ້ຮັບ	ຄໍານິຍາມ
ຜ່ານ	ອຸປະກອນພາຍໃຕ້ການທົດສອບ (DUT) ໄດ້ຖືກສັງເກດເຫັນເພື່ອສະແດງພຶດຕິກໍາທີ່ສອດຄ່ອງ.
ຜ່ານດ້ວຍຄຳເຫັນ	DUT ໄດ້ຖືກສັງເກດເຫັນເພື່ອສະແດງພຶດຕິກໍາທີ່ສອດຄ່ອງ. ຢ່າງໃດກໍຕາມ, ຄໍາອະທິບາຍເພີ່ມເຕີມຂອງສະຖານະການໄດ້ຖືກລວມເຂົ້າ (ຕົວຢ່າງample: ເນື່ອງຈາກການຈໍາກັດເວລາ, ພຽງແຕ່ບາງສ່ວນຂອງການທົດສອບໄດ້ຖືກປະຕິບັດ).

ຜົນໄດ້ຮັບ	ຄໍານິຍາມ
ລົ້ມເຫລວ	DUT ໄດ້ຖືກສັງເກດເຫັນເພື່ອສະແດງພຶດຕິກໍາທີ່ບໍ່ສອດຄ່ອງ.
ຄຳເຕືອນ	DUT ໄດ້ຖືກສັງເກດເຫັນເພື່ອສະແດງພຶດຕິກໍາທີ່ບໍ່ແນະນໍາ.
ອ້າງເຖິງຄໍາເຫັນ	ຈາກການສັງເກດແລ້ວ, ການຜ່ານທີ່ຖືກຕ້ອງຫຼືບໍ່ສາມາດກໍານົດໄດ້. ມີຄໍາອະທິບາຍເພີ່ມເຕີມຂອງສະຖານະການ.

ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຜົນໄດ້ຮັບສໍາລັບກໍລະນີທົດສອບ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ແລະ TL.2 ດ້ວຍຄ່າຕາມລໍາດັບຂອງ L, M, F, ອັດຕາຂໍ້ມູນ, sampling ໂມງ, ໂມງເຊື່ອມຕໍ່, ແລະຄວາມຖີ່ SYSREF.

ຕາຕະລາງ 5. ຜົນໄດ້ຮັບສໍາລັບກໍລະນີທົດສອບ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ແລະ TL.2

ບໍ່.	L	M	F	S	HD	E	N	NP	ADC Sampໂມງ ling (MHz)	ໂມງອຸປະກອນ FPGA (MHz)	FPGA ໂມງກອບ (MHz)	FPGA ໂມງເຊື່ອມຕໍ່ (MHz)	ອັດຕາເລນ (Gbps)	ຜົນໄດ້ຮັບ
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ຜ່ານ

ການທົດສອບຜົນໄດ້ຮັບຄໍາເຫັນ
ໃນແຕ່ລະກໍລະນີທົດສອບ, RX JESD204C Intel FPGA IP ປະສົບຜົນສໍາເລັດສ້າງການຈັດລໍາດັບສ່ວນຫົວການຊິງຄ໌, ຂະຫຍາຍການສອດຄ່ອງຫຼາຍບລ໋ອກ, ແລະຈົນກ່ວາໄລຍະຂໍ້ມູນຜູ້ໃຊ້.
ບໍ່ມີບັນຫາຄວາມສົມບູນຂອງຂໍ້ມູນຖືກສັງເກດເຫັນໂດຍ Ramp ແລະຕົວກວດສອບ PRBS ສໍາລັບການຕັ້ງຄ່າ JESD ກວມເອົາເສັ້ນທາງທາງດ້ານຮ່າງກາຍທັງຫມົດ, ຍັງບໍ່ມີການກວດສອບການຊ້ໍາຊ້ອນຮອບວຽນ (CRC) ແລະຄວາມຜິດພາດຂອງຄໍາສັ່ງແມ່ນສັງເກດເຫັນ.
ໃນລະຫວ່າງວົງຈອນພະລັງງານສະເພາະໃດຫນຶ່ງ, ຄວາມຜິດພາດ deskew ຂອງເສັ້ນທາງອາດຈະປາກົດຂຶ້ນກັບການຕັ້ງຄ່າພາລາມິເຕີ. ເພື່ອຫຼີກເວັ້ນການຜິດພາດນີ້, ຄ່າຊົດເຊີຍ LEMC ຄວນຖືກຕັ້ງໂຄງການຫຼືທ່ານສາມາດອັດຕະໂນມັດນີ້ດ້ວຍຂັ້ນຕອນການກວາດສອບທຽບເທົ່າ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄຸນຄ່າທາງດ້ານກົດຫມາຍຂອງ LEMC ຊົດເຊີຍ, ອ້າງອີງເຖິງ RBD Tuning Mechanism ໃນ F-tile JESD204C IP User Guide.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ກົນໄກການປັບ RBD

ສະຫຼຸບ
ບົດລາຍງານນີ້ສະແດງໃຫ້ເຫັນຄວາມຖືກຕ້ອງຂອງ JESD204C Intel FPGA IP ແລະການໂຕ້ຕອບໄຟຟ້າ PHY ກັບອຸປະກອນ AD9081/9082 (R2 Silicon) ສູງເຖິງ 24.75 Gbps ສໍາລັບ ADC. ການຕັ້ງຄ່າຄົບຖ້ວນສົມບູນແລະການຕິດຕັ້ງຮາດແວແມ່ນສະແດງໃຫ້ເຫັນເຖິງຄວາມຫມັ້ນໃຈໃນການໂຕ້ຕອບແລະການປະຕິບັດຂອງອຸປະກອນທັງສອງ.

ປະຫວັດການແກ້ໄຂເອກະສານສຳລັບ AN 927: JESD204C Intel FPGA IP ແລະ ADI AD9081 MxFE* ADC Interoperability Report for Intel Agilex F-Tile Devices

ສະບັບເອກະສານ	ການປ່ຽນແປງ
2022.04.25	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

AN 876: JESD204C Intel® FPGA IP ແລະ ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex® F-Tile Devices

ເອກະສານ / ຊັບພະຍາກອນ

intel JESD204C Intel FPGA IP ແລະບົດລາຍງານການເຮັດວຽກຮ່ວມກັນຂອງ ADI AD9081 MxFE ADC [pdf] ຄູ່ມືຜູ້ໃຊ້
JESD204C Intel FPGA IP ແລະ ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP ແລະ ADI AD9081 MxFE ADC Interoperability Report

ເອກະສານອ້າງອີງ

ຄູ່ມືຜູ້ໃຊ້