JESD204C Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്ററോപ്പറബിലിറ്റി റിപ്പോർട്ട് ഉപയോക്തൃ ഗൈഡ്

ഉള്ളടക്കം മറയ്ക്കുക

1 JESD204C Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്റർഓപ്പറബിലിറ്റി റിപ്പോർട്ട്

4 ഇന്റൽ® അജിലെക്സ്™ എഫ്-ടൈൽ ഉപകരണങ്ങൾക്കായുള്ള JESD204C ഇന്റൽ® FPGA IP, ADI AD9081 MxFE* ADC ഇന്ററോപ്പറബിലിറ്റി റിപ്പോർട്ട്

4.1 സിസ്റ്റം വിവരണം

5 പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

5.1 റഫറൻസുകൾ

JESD204C Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്റർഓപ്പറബിലിറ്റി റിപ്പോർട്ട്

ഉൽപ്പന്ന വിവരം

ഉപയോക്തൃ മാനുവലിൽ പരാമർശിച്ചിരിക്കുന്ന ഉൽപ്പന്നം JESD204C ഇന്റൽ FPGA IP ആണ്. ഇന്റൽ അജിലെക്സ് I-സീരീസ് F-ടൈൽ ഡെമോ ബോർഡ്, ADI AD9081-FMCA-EBZ EVM എന്നിവയുമായി സംയോജിച്ച് ഉപയോഗിക്കുന്ന ഒരു ഹാർഡ്‌വെയർ ഘടകമാണിത്. ഡ്യൂപ്ലെക്സ് മോഡിലാണ് ഐപി ഇൻസ്റ്റന്റൈസ് ചെയ്തിരിക്കുന്നത്, പക്ഷേ റിസീവർ പാത്ത് മാത്രമേ ഉപയോഗിക്കുന്നുള്ളൂ. ഇത് 375 MHz ലിങ്ക് ക്ലോക്കും 375 MHz ഫ്രെയിം ക്ലോക്കും സൃഷ്ടിക്കുന്നു. ADC ഇന്ററോപ്പറബിലിറ്റി ടെസ്റ്റിനുള്ള ഹാർഡ്‌വെയർ സജ്ജീകരണം ചിത്രം 1 ൽ കാണിച്ചിരിക്കുന്നു. JESD204C ഇന്റൽ FPGA IP ഉപകരണ ക്ലോക്ക് ഉറവിടമാക്കുന്ന ക്ലോക്ക് ജനറേറ്റർ SYSREF നൽകണമെന്ന് IP ആവശ്യപ്പെടുന്നു.

ഉൽപ്പന്ന ഉപയോഗ നിർദ്ദേശങ്ങൾ

ഹാർഡ്‌വെയർ സജ്ജീകരണം
JESD204C ഇന്റൽ FPGA IP ഉപയോഗിക്കുന്നതിനുള്ള ഹാർഡ്‌വെയർ സജ്ജീകരിക്കുന്നതിന്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

ഇന്റൽ അജിലെക്സ് I-സീരീസ് F-ടൈൽ ഡെമോ ബോർഡിന്റെ FMC+ കണക്ടറുമായി ADI AD9081-FMCA-EBZ EVM ബന്ധിപ്പിക്കുക.
JESD204C ഇന്റൽ FPGA IP ഉപകരണ ക്ലോക്ക് ഉറവിടമാക്കുന്ന ക്ലോക്ക് ജനറേറ്ററാണ് SYSREF സിഗ്നൽ നൽകുന്നതെന്ന് ഉറപ്പാക്കുക.

സിസ്റ്റം വിവരണം
ഈ ഡിസൈനിൽ വ്യത്യസ്ത മൊഡ്യൂളുകൾ എങ്ങനെ ബന്ധിപ്പിച്ചിരിക്കുന്നുവെന്ന് സിസ്റ്റം-ലെവൽ ഡയഗ്രം കാണിക്കുന്നു. ഇതിൽ ഇന്റൽ അജിലെക്സ്-ഐ എഫ്-ടൈൽ ഡെമോ ബോർഡ്, ഇന്റൽ അജിലെക്സ് എഫ്-ടൈൽ ഡിവൈസ്, ടോപ്പ്-ലെവൽ ആർടിഎൽ, പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം, പാറ്റേൺ ജനറേറ്റർ, പാറ്റേൺ ചെക്കർ, എഫ്-ടൈൽ ജെഇഎസ്ഡി204സി ഡ്യൂപ്ലെക്സ് ഐപി കോർ, വിവിധ ക്ലോക്കുകളും ഇന്റർഫേസുകളും ഉൾപ്പെടുന്നു.

ഇന്ററോപ്പറബിലിറ്റി മെത്തഡോളജി
റിസീവർ ഡാറ്റ ലിങ്ക് ലെയർ
സിങ്ക് ഹെഡർ അലൈൻമെന്റ് (SHA), എക്സ്റ്റെൻഡഡ് മൾട്ടിബ്ലോക്ക് അലൈൻമെന്റ് (EMBA) എന്നിവയ്ക്കായുള്ള ടെസ്റ്റ് കേസുകൾ ഈ ടെസ്റ്റ് ഏരിയ ഉൾക്കൊള്ളുന്നു. JESD204C ഇന്റൽ FPGA IP, ടെസ്റ്റ് സമയത്ത് ഡാറ്റ ലിങ്ക് ലെയറിൽ നിന്നുള്ള രജിസ്റ്ററുകൾ വായിക്കുകയും ലോഗിലേക്ക് എഴുതുകയും ചെയ്യുന്നു. files, കൂടാതെ TCL സ്ക്രിപ്റ്റുകൾ വഴി മാനദണ്ഡങ്ങൾ കൈമാറുന്നതിനായി അവ പരിശോധിക്കുന്നു.

ഇന്റൽ® അജിലെക്സ്™ എഫ്-ടൈൽ ഉപകരണങ്ങൾക്കായുള്ള JESD204C ഇന്റൽ® FPGA IP, ADI AD9081 MxFE* ADC ഇന്ററോപ്പറബിലിറ്റി റിപ്പോർട്ട്

JESD204C Intel® FPGA IP ഒരു ഹൈ-സ്പീഡ് പോയിന്റ്-ടു-പോയിന്റ് സീരിയൽ ഇന്റർഫേസ് ഇന്റലക്ച്വൽ പ്രോപ്പർട്ടി (IP) ആണ്.
തിരഞ്ഞെടുത്ത നിരവധി JESD204C അനലോഗ്-ടു-ഡിജിറ്റൽ കൺവെർട്ടർ (ADC) ഉപകരണങ്ങൾ ഉപയോഗിച്ച് JESD204C ഇന്റൽ FPGA IP ഹാർഡ്‌വെയർ-ടെസ്റ്റ് ചെയ്തിട്ടുണ്ട്.
അനലോഗ് ഡിവൈസസ് ഇൻ‌കോർപ്പറേറ്റഡിൽ (ADI) നിന്നുള്ള AD204 മിക്സഡ് സിഗ്നൽ ഫ്രണ്ട് എൻഡ് (MxFE*) മൂല്യനിർണ്ണയ മൊഡ്യൂളുമായി (EVM) JESD9081C ഇന്റൽ FPGA IP യുടെ പരസ്പര പ്രവർത്തനക്ഷമത ഈ റിപ്പോർട്ട് എടുത്തുകാണിക്കുന്നു. ഇനിപ്പറയുന്ന വിഭാഗങ്ങൾ ഹാർഡ്‌വെയർ ചെക്ക്ഔട്ട് രീതിശാസ്ത്രവും പരിശോധനാ ഫലങ്ങളും വിവരിക്കുന്നു.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
F-ടൈൽ JESD204C ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്

ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
ഇന്ററോപ്പറബിലിറ്റി പരിശോധനയ്ക്ക് ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ഉപകരണങ്ങൾ ആവശ്യമാണ്: ഹാർഡ്‌വെയർ

027V പവർ അഡാപ്റ്ററുള്ള ഇന്റൽ അജിലക്സ്™ I-സീരീസ് എഫ്-ടൈൽ ഡെമോ ബോർഡ് (AGIB29R1A2E0VR12)

അനലോഗ് ഉപകരണങ്ങൾ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
സ്കൈവർക്ക് Si5345-D ഇവാലുവേഷൻ ബോർഡ് (Si5345-D-EVB)

SMA പുരുഷനിൽ നിന്ന് SMP പുരുഷനിലേക്ക്
SMP ആൺ കേബിളിൽ നിന്ന് SMP കേബിളിലേക്ക്

സോഫ്റ്റ്വെയർ

Intel Quartus® Prime Pro Edition സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4

AD9081_API പതിപ്പ് 1.1.0 അല്ലെങ്കിൽ പുതിയത് (ലിനക്സ് ആപ്ലിക്കേഷൻ, AD9081 EVM കോൺഫിഗറേഷന് ആവശ്യമാണ്)

ബന്ധപ്പെട്ട വിവരങ്ങൾ

AD9081/AD9082 സിസ്റ്റം ഡെവലപ്‌മെന്റ് യൂസർ ഗൈഡ്
സ്കൈവർക്ക്സ് Si5345-D ഇവാലുവേഷൻ ബോർഡ് ഉപയോക്തൃ ഗൈഡ്

ഹാർഡ്‌വെയർ സജ്ജീകരണം
JESD204C Intel FPGA IP ഡ്യൂപ്ലെക്‌സ് മോഡിൽ ഇൻസ്റ്റൻഷ്യേറ്റ് ചെയ്‌തിരിക്കുന്നു, പക്ഷേ റിസീവർ പാത്ത് മാത്രമേ ഉപയോഗിക്കുന്നുള്ളൂ. FCLK_MULP =1, WIDTH_MULP = 8, S = 1, കോർ PLL ഒരു 375 MHz ലിങ്ക് ക്ലോക്കും 375 MHz ഫ്രെയിം ക്ലോക്കും സൃഷ്ടിക്കുന്നു.
ഡെവലപ്‌മെന്റ് ബോർഡിന്റെ FMC+ കണക്ടറുമായി ബന്ധിപ്പിച്ചിരിക്കുന്ന ADI AD9081-FMCA-EBZ EVM-നൊപ്പം ഒരു Intel Agilex I-Series F-Tile Demo ബോർഡ് ഉപയോഗിക്കുന്നു. ADC ഇന്ററോപ്പറബിലിറ്റി ടെസ്റ്റിനുള്ള ഹാർഡ്‌വെയർ സജ്ജീകരണം ഹാർഡ്‌വെയർ സജ്ജീകരണ ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നു.- • AD9081-FMCA-EBZ EVM, FMC+ കണക്ടർ വഴി Intel Agilex I-Series F-Tile Demo ബോർഡിൽ നിന്ന് പവർ എടുക്കുന്നു.

F-ടൈൽ ട്രാൻസ്‌സീവറും JESD204C ഇന്റൽ FPGA IP കോർ PLL റഫറൻസ് ക്ലോക്കുകളും SMA വഴി SMP കേബിളിലേക്ക് Si5345-D-EVB നൽകുന്നു. SMP കേബിളുമായി ബന്ധിപ്പിച്ചിരിക്കുന്ന CLKIN0 U22 എടുക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കാൻ Agilex-I F-ടൈൽ ഡെമോ ബോർഡിൽ MUX_DIP_SW1 ഉയർന്ന നിലയിലേക്ക് സജ്ജമാക്കുക.

AD5345 EVM-ൽ SMP മുതൽ SMP വരെ കേബിൾ വഴി നിലവിലുള്ള HMC7044 പ്രോഗ്രാമബിൾ ക്ലോക്ക് ജനറേറ്ററിലേക്ക് Si9081-D-EVB ഒരു റഫറൻസ് ക്ലോക്ക് നൽകുന്നു.
ഇന്റൽ അജിലക്സ് ഐ-സീരീസ് എഫ്-ടൈൽ ഡെമോ ബോർഡിലുള്ള സിലിക്കൺ ലാബ്സ് Si204 പ്രോഗ്രാമബിൾ ക്ലോക്ക് ജനറേറ്ററാണ് JESD5332C ഇന്റൽ FPGA IP കോറിനുള്ള മാനേജ്മെന്റ് ക്ലോക്ക് നൽകുന്നത്.

HMC7044 പ്രോഗ്രാമബിൾ ക്ലോക്ക് ജനറേറ്റർ AD9081 ഉപകരണ റഫറൻസ് ക്ലോക്ക് നൽകുന്നു. AD9081 ഉപകരണത്തിൽ നിലവിലുള്ള ഫേസ്-ലോക്ക്ഡ് ലൂപ്പ് (PLL) ആവശ്യമുള്ള ADC കൾ സൃഷ്ടിക്കുന്നു.ampഉപകരണ റഫറൻസ് ക്ലോക്കിൽ നിന്നുള്ള ലിംഗ് ക്ലോക്ക്.
സബ്ക്ലാസ് 1-ന്, FMC+ കണക്ടർ വഴി AD7044 ഉപകരണത്തിനും JESD9081C ഇന്റൽ FPGA IP-ക്കും വേണ്ടി SYSREF സിഗ്നൽ HMC204 ക്ലോക്ക് ജനറേറ്റർ സൃഷ്ടിക്കുന്നു.

ഇല്ലte: JESD204C ഇന്റൽ FPGA IP ഉപകരണ ക്ലോക്ക് ഉറവിടമാക്കുന്ന ക്ലോക്ക് ജനറേറ്റർ വഴി SYSREF നൽകണമെന്ന് ഇന്റൽ ശുപാർശ ചെയ്യുന്നു.

സിസ്റ്റം വിവരണം

ഈ ഡിസൈനിൽ വ്യത്യസ്ത മൊഡ്യൂളുകൾ എങ്ങനെ ബന്ധിപ്പിച്ചിരിക്കുന്നു എന്ന് താഴെ പറയുന്ന സിസ്റ്റം-ലെവൽ ഡയഗ്രം കാണിക്കുന്നു.

ചിത്രം 2. സിസ്റ്റം ഡയഗ്രം

കുറിപ്പുകൾ:

M എന്നത് കൺവെർട്ടറുകളുടെ എണ്ണമാണ്.
S എന്നത് പ്രക്ഷേപണം ചെയ്ത s കളുടെ എണ്ണമാണ്ampഓരോ ഫ്രെയിമിനും ഓരോ കൺവെർട്ടറിനും les.
ആപ്ലിക്കേഷൻ ലെയറിനും ട്രാൻസ്പോർട്ട് ലെയറിനും ഇടയിലുള്ള ഡാറ്റ വീതി ഗുണിതമാണ് WIDTH_MULP.
ഓരോ കൺവെർട്ടറിലുമുള്ള കൺവേർഷൻ ബിറ്റുകളുടെ എണ്ണമാണ് N.
ഓരോ പരിവർത്തനത്തിനും കൺട്രോൾ ബിറ്റുകളുടെ എണ്ണമാണ് CS.ampലെസ്.

ഈ സജ്ജീകരണത്തിൽ, ഉദാഹരണത്തിന്ample L = 8, M = 4, F = 1, ട്രാൻസ്‌സിവർ പാതകളുടെ ഡാറ്റ നിരക്ക് 24.75 Gbps ആണ്.
Si5332 OUT1, mgmt_clk-ലേക്ക് 100 MHz ക്ലോക്ക് ജനറേറ്റ് ചെയ്യുന്നു. Si5345-D-EVB, 375 MHz, 100 MHz എന്നീ രണ്ട് ക്ലോക്ക് ഫ്രീക്വൻസികൾ ജനറേറ്റ് ചെയ്യുന്നു. 375 MHz, J19 SMA പോർട്ട് വഴി ഇന്റൽ അജിലക്സ് I-സീരീസ് F-ടൈൽ ഡെമോ ബോർഡിലെ എംബഡഡ് മൾട്ടിപ്ലക്‌സറിലേക്ക് വിതരണം ചെയ്യുന്നു. എംബഡഡ് മൾട്ടിപ്ലക്‌സറിന്റെ ഔട്ട്‌പുട്ട് ക്ലോക്ക് F-ടൈൽ ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക് (refclk_xcvr), JESD204C ഇന്റൽ FPGA IP കോർ PLL റഫറൻസ് ക്ലോക്ക് (refclk_core) എന്നിവ ഡ്രൈവ് ചെയ്യുന്നു. Si100-D-EVB-യിൽ നിന്നുള്ള 5345 MHz, ക്ലോക്ക് ഇൻപുട്ടായി AD7044 EVM-ൽ നിലവിലുള്ള HMC9081 പ്രോഗ്രാമബിൾ ക്ലോക്ക് ജനറേറ്ററുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു.
(എക്സ്‌ടി_എച്ച്‌എം‌സി‌ആർ‌ഇ‌എഫ്).

HCM7044 FMC കണക്ടറിലൂടെ 11.71875 MHz-ന്റെ ഒരു ആനുകാലിക SYSREF സിഗ്നൽ സൃഷ്ടിക്കുന്നു.
JESD204C Intel FPGA IP ഡ്യൂപ്ലെക്‌സ് മോഡിൽ ഇൻസ്റ്റൻഷ്യേറ്റ് ചെയ്‌തിരിക്കുന്നു, പക്ഷേ റിസീവർ പാത്ത് മാത്രമേ ഉപയോഗിക്കുന്നുള്ളൂ.

ഇന്ററോപ്പറബിലിറ്റി മെത്തഡോളജി
പരീക്ഷയുടെ ലക്ഷ്യങ്ങൾ, നടപടിക്രമങ്ങൾ, പാസാകേണ്ട മാനദണ്ഡങ്ങൾ എന്നിവ താഴെ പറയുന്ന വിഭാഗത്തിൽ വിവരിച്ചിരിക്കുന്നു. പരീക്ഷയിൽ താഴെ പറയുന്ന മേഖലകൾ ഉൾപ്പെടുന്നു:

റിസീവർ ഡാറ്റ ലിങ്ക് ലെയർ
റിസീവർ ട്രാൻസ്പോർട്ട് ലെയർ

റിസീവർ ഡാറ്റ ലിങ്ക് ലെയർ
ഈ ടെസ്റ്റ് ഏരിയ സമന്വയ തലക്കെട്ട് വിന്യാസത്തിനും (SHA), വിപുലീകൃത മൾട്ടിബ്ലോക്ക് അലൈൻമെന്റ് (EMBA) എന്നിവയ്‌ക്കുമുള്ള ടെസ്റ്റ് കേസുകൾ ഉൾക്കൊള്ളുന്നു.
ലിങ്ക് ആരംഭിക്കുമ്പോൾ, റിസീവർ പുനഃസജ്ജമാക്കിയതിന് ശേഷം, JESD204C Intel FPGA IP ഉപകരണം കൈമാറുന്ന സമന്വയ ഹെഡർ സ്ട്രീം തിരയാൻ തുടങ്ങുന്നു. ഡാറ്റ ലിങ്ക് ലെയറിൽ നിന്നുള്ള ഇനിപ്പറയുന്ന രജിസ്റ്ററുകൾ ലോഗിലേക്ക് എഴുതിയ ടെസ്റ്റ് സമയത്ത് വായിക്കുന്നു fileകൾ, കൂടാതെ TCL സ്ക്രിപ്റ്റുകളിലൂടെയുള്ള മാനദണ്ഡങ്ങൾ പാസാക്കുന്നതിന് പരിശോധിച്ചുറപ്പിച്ചു.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
F-ടൈൽ JESD204C ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്

സിങ്ക് ഹെഡർ അലൈൻമെന്റ് (SHA)
പട്ടിക 1. സിങ്ക് ഹെഡർ അലൈൻമെന്റ് ടെസ്റ്റ് കേസുകൾ

ടെസ്റ്റ് കേസ്	ലക്ഷ്യം	വിവരണം	പാസിംഗ് മാനദണ്ഡം
എസ്എച്ച്എ.1	റീസെറ്റ് സീക്വൻസ് പൂർത്തിയാക്കിയ ശേഷം, സമന്വയ തലക്കെട്ട് ലോക്ക് ഉറപ്പിച്ചിട്ടുണ്ടോയെന്ന് പരിശോധിക്കുക.	രജിസ്റ്ററുകളിൽ നിന്ന് ഇനിപ്പറയുന്ന സിഗ്നലുകൾ വായിക്കുന്നു: rx_status3 (0x8C) രജിസ്റ്ററിൽ നിന്നാണ് CDR_Lock വായിക്കുന്നത്. SH_Locked എന്നത് rx_status4 (0x90) രജിസ്റ്ററിൽ നിന്നാണ് വായിക്കുന്നത്. jrx_sh_err_status എന്നത് rx_err_status (0x60) രജിസ്റ്ററിൽ നിന്നാണ് വായിക്കുന്നത്.	ലെയ്‌നുകളുടെ എണ്ണത്തിന് അനുസൃതമായി CDR_Lock, SH_LOCK എന്നിവ ഉയർന്ന നിലയിൽ ഉറപ്പിക്കണം. jrx_sh_err_status ആയിരിക്കണം jrx_sh_err_status ലെ ബിറ്റ് ഫീൽഡുകൾ sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, cdr_locked_err എന്നിവ പരിശോധിക്കുന്നു.
എസ്എച്ച്എ.2	സമന്വയ തലക്കെട്ട് ലോക്ക് നേടിയതിന് ശേഷവും (അല്ലെങ്കിൽ വിപുലീകരിച്ച മൾട്ടി-ബ്ലോക്ക് അലൈൻമെന്റ് ഘട്ടത്തിൽ) സ്ഥിരതയുള്ളതിന് ശേഷവും സമന്വയ ഹെഡർ ലോക്ക് നില പരിശോധിക്കുക.	രജിസ്റ്ററിൽ നിന്ന് (0x60[8]) സമന്വയ തലക്കെട്ട് ലോക്ക് നിലയ്ക്കായി invalid_sync_header വായിക്കുന്നു.	invalid_sync_header നില 0 ആയിരിക്കണം.

എക്സ്റ്റെൻഡഡ് മൾട്ടിബ്ലോക്ക് അലൈൻമെന്റ് (EMBA)

പട്ടിക 2. എക്സ്റ്റെൻഡഡ് മൾട്ടിബ്ലോക്ക് അലൈൻമെന്റ് ടെസ്റ്റ് കേസുകൾ

ടെസ്റ്റ് കേസ്		ലക്ഷ്യം		വിവരണം		പാസിംഗ് മാനദണ്ഡം
എംബിഎ.1		സമന്വയ ഹെഡർ ലോക്ക് ഉറപ്പിച്ചതിന് ശേഷം മാത്രമേ എക്സ്റ്റെൻഡഡ് മൾട്ടിബ്ലോക്ക് ലോക്ക് ഉറപ്പിച്ചിട്ടുള്ളൂ എന്ന് പരിശോധിക്കുക.		ഇനിപ്പറയുന്ന സിഗ്നലുകൾ രജിസ്റ്ററുകളിലൂടെ വായിക്കുന്നു:		ഓരോ ലെയ്നിനും അനുയോജ്യമായ EMB_Locked_1 മൂല്യം 1 ന് തുല്യമായിരിക്കണം. EMB_Lock_err 0 ആയിരിക്കണം.

	ടെസ്റ്റ് കേസ്		ലക്ഷ്യം		വിവരണം		പാസിംഗ് മാനദണ്ഡം
					Rx_status1 (5x0) രജിസ്റ്ററിൽ നിന്നാണ് EMB_Locked_94 വായിക്കുന്നത്. Rx_err_status (0x60[19]) രജിസ്റ്ററിൽ നിന്നാണ് EMB_Lock_err വായിക്കുന്നത്.
	എംബിഎ.2		വിപുലീകൃത മൾട്ടിബ്ലോക്ക് ലോക്ക് സ്റ്റാറ്റസ് സ്ഥിരതയുള്ളതാണോ (വിപുലീകൃത മൾട്ടിബ്ലോക്ക് ലോക്കിന് ശേഷം അല്ലെങ്കിൽ ഇലാസ്റ്റിക് ബഫർ റിലീസ് ചെയ്യുന്നത് വരെ) അസാധുവായ മൾട്ടിബ്ലോക്ക് കൂടാതെ പരിശോധിക്കുക.		rx_err_status (0x60[10:9]) രജിസ്റ്ററിൽ നിന്നാണ് invalid_eomb_eoemb വായിക്കുന്നത്.		invalid_eomb_eoemb "00" ആയിരിക്കണം.
	എംബിഎ.3		ലെയ്ൻ വിന്യാസം പരിശോധിക്കുക.		ഇനിപ്പറയുന്ന മൂല്യങ്ങൾ രജിസ്റ്ററിൽ നിന്ന് വായിക്കുന്നു: rx_err_status (0x60[20]) രജിസ്റ്ററിൽ നിന്നാണ് elastic_buf_over_flow വായിക്കുന്നത്. rx_status6 (0x98) രജിസ്റ്ററിൽ നിന്നാണ് elastic_buf_full വായിക്കുന്നത്.		ഇലാസ്റ്റിക്_ബഫ്_ഓവർ_ഫ്ലോ 0 ആയിരിക്കണം. ഓരോ ലെയ്നിനും അനുയോജ്യമായ elastic_buf_full മൂല്യം 1 ന് തുല്യമായിരിക്കണം.

റിസീവർ ട്രാൻസ്പോർട്ട് ലെയർ (TL)
റിസീവർ (RX) JESD204C Intel FPGA IP, ട്രാൻസ്പോർട്ട് ലെയർ എന്നിവയിലൂടെ പേലോഡ് ഡാറ്റ സ്ട്രീമിന്റെ ഡാറ്റ സമഗ്രത പരിശോധിക്കുന്നതിന്, ADC r ആയി ക്രമീകരിച്ചിരിക്കുന്നുamp/PRBS ടെസ്റ്റ് പാറ്റേൺ. JESD204C Intel FPGA IP-ൽ സജ്ജമാക്കിയിരിക്കുന്ന അതേ കോൺഫിഗറേഷനിൽ പ്രവർത്തിക്കാൻ ADC സജ്ജീകരിച്ചിരിക്കുന്നു. ആർamp/FPGA ഫാബ്രിക്കിലെ PRBS ചെക്കർ r പരിശോധിക്കുന്നുamp/PRBS ഡാറ്റാ ഇന്റഗ്രിറ്റി ഒരു മിനിറ്റിലേക്ക്. RX JESD204C ഇന്റൽ FPGA IP രജിസ്റ്റർ rx_err ഒരു മിനിറ്റിലേക്ക് പൂജ്യം മൂല്യത്തിനായി തുടർച്ചയായി പോൾ ചെയ്യുന്നു.
ഡാറ്റാ സമഗ്രത പരിശോധിക്കുന്നതിനുള്ള ആശയപരമായ ടെസ്റ്റ് സജ്ജീകരണം ചുവടെയുള്ള ചിത്രം കാണിക്കുന്നു.

ചിത്രം 3. R ഉപയോഗിച്ചുള്ള ഡാറ്റ ഇന്റഗ്രിറ്റി ചെക്ക്amp/PRBS15 ചെക്കർ

പട്ടിക 3. ട്രാൻസ്പോർട്ട് ലെയർ ടെസ്റ്റ് കേസുകൾ

ടെസ്റ്റ് കേസ്

ലക്ഷ്യം

വിവരണം

പാസിംഗ് മാനദണ്ഡം

TL.1

R ഉപയോഗിച്ച് ഡാറ്റ ചാനലിന്റെ ട്രാൻസ്പോർട്ട് ലെയർ മാപ്പിംഗ് പരിശോധിക്കുകamp ടെസ്റ്റ് പാറ്റേൺ.

Data_mode R ആയി സജ്ജീകരിച്ചിരിക്കുന്നുamp_മോഡ്.

ഇനിപ്പറയുന്ന സിഗ്നലുകൾ രജിസ്റ്ററുകളിലൂടെ വായിക്കുന്നു:

crc_err എന്നത് rx_err_status (0x60[14]) ൽ നിന്നാണ് വായിക്കുന്നത്.
jrx_patchk_data_error എന്നത് tst_err0 രജിസ്റ്ററിൽ നിന്നാണ് വായിക്കുന്നത്.

പാസ്സാകാൻ crc_err കുറവായിരിക്കണം.
jrx_patchk_data_error കുറവായിരിക്കണം.

TL.2

PRBS15 ടെസ്റ്റ് പാറ്റേൺ ഉപയോഗിച്ച് ഡാറ്റ ചാനലിന്റെ ട്രാൻസ്പോർട്ട് ലെയർ മാപ്പിംഗ് പരിശോധിക്കുക.

Data_mode prbs_mode ആയി സജ്ജീകരിച്ചിരിക്കുന്നു.

ഇനിപ്പറയുന്ന മൂല്യങ്ങൾ രജിസ്റ്ററിൽ നിന്ന് വായിക്കുന്നു:

crc_err എന്നത് rx_err_status (0x60[14]) ൽ നിന്നാണ് വായിക്കുന്നത്.
jrx_patchk_data_error എന്നത് tst_err0 രജിസ്റ്ററിൽ നിന്നാണ് വായിക്കുന്നത്.

പാസ്സാകാൻ crc_err കുറവായിരിക്കണം.
jrx_patchk_data_error കുറവായിരിക്കണം.

JESD204C ഇന്റൽ FPGA IP, ADC കോൺഫിഗറേഷനുകൾ
ഈ ഹാർഡ്‌വെയർ ചെക്ക്ഔട്ടിലെ JESD204C Intel FPGA IP പാരാമീറ്ററുകൾ (L, M, F) AD9081 ഉപകരണം നേറ്റീവ് ആയി പിന്തുണയ്ക്കുന്നു. ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക്, എസ്ampലിംഗ് ക്ലോക്കും മറ്റ് JESD204C പാരാമീറ്ററുകളും AD908D1 ഓപ്പറേറ്റിംഗ് വ്യവസ്ഥകൾ പാലിക്കുന്നു.
ഹാർഡ്‌വെയർ ചെക്ക്ഔട്ട് ടെസ്റ്റിംഗ് ഇനിപ്പറയുന്ന പാരാമീറ്റർ കോൺഫിഗറേഷൻ ഉപയോഗിച്ച് JESD204C Intel FPGA IP നടപ്പിലാക്കുന്നു.

എല്ലാ കോൺഫിഗറേഷനുകൾക്കുമുള്ള ആഗോള ക്രമീകരണം:

E = 1

CF = 0
സിഎസ് = 0
ഉപവിഭാഗം = 1

എഫ്‌സി‌എൽ‌കെ_എം‌യു‌എൽ‌പി = 1
വീതി_മുൽപ് = 8
SH_CONFIG = CRC-12

FPGA മാനേജ്മെന്റ് ക്ലോക്ക് (MHz) = 100

ടെസ്റ്റ് ഫലങ്ങൾ
ഇനിപ്പറയുന്ന പട്ടികയിൽ സാധ്യമായ ഫലങ്ങളും അവയുടെ നിർവചനവും അടങ്ങിയിരിക്കുന്നു.

പട്ടിക 4. ഫലങ്ങളുടെ നിർവചനം

ഫലം	നിർവ്വചനം
പാസ്സ്	പരിശോധനയ്ക്ക് കീഴിലുള്ള ഉപകരണം (DUT) അനുരൂപമായ പെരുമാറ്റം പ്രകടിപ്പിക്കുന്നതായി നിരീക്ഷിച്ചു.
അഭിപ്രായങ്ങൾ സഹിതം പാസ് ചെയ്യുക	അനുരൂപമായ പെരുമാറ്റം പ്രകടിപ്പിക്കുന്നതായി DUT നിരീക്ഷിച്ചു. എന്നിരുന്നാലും, സാഹചര്യത്തിന്റെ ഒരു അധിക വിശദീകരണം ഉൾപ്പെടുത്തിയിട്ടുണ്ട് (ഉദാample: സമയ പരിമിതികൾ കാരണം, പരിശോധനയുടെ ഒരു ഭാഗം മാത്രമാണ് നടത്തിയത്).

ഫലം	നിർവ്വചനം
പരാജയപ്പെടുക	DUT അനുരൂപമല്ലാത്ത പെരുമാറ്റം പ്രകടിപ്പിക്കുന്നതായി നിരീക്ഷിച്ചു.
മുന്നറിയിപ്പ്	ശുപാർശ ചെയ്യപ്പെടാത്ത പെരുമാറ്റം DUT നിരീക്ഷിച്ചു.
അഭിപ്രായങ്ങൾ റഫർ ചെയ്യുക	നിരീക്ഷണങ്ങളിൽ നിന്ന്, ഒരു സാധുവായ പാസ് അല്ലെങ്കിൽ പരാജയം നിർണ്ണയിക്കാൻ കഴിഞ്ഞില്ല. സാഹചര്യത്തിന്റെ ഒരു അധിക വിശദീകരണം ഉൾപ്പെടുത്തിയിട്ടുണ്ട്.

L, M, F, ഡാറ്റാ നിരക്ക്, എന്നിവയുടെ മൂല്യങ്ങളുള്ള SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, TL.2 എന്നീ ടെസ്റ്റ് കേസുകളുടെ ഫലങ്ങൾ ഇനിപ്പറയുന്ന പട്ടിക കാണിക്കുന്നു. എസ്ampലിംഗ് ക്ലോക്ക്, ലിങ്ക് ക്ലോക്ക്, SYSREF ഫ്രീക്വൻസികൾ.

പട്ടിക 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, TL.2 എന്നീ ടെസ്റ്റ് കേസുകളുടെ ഫലം.

ഇല്ല.	L	M	F	S	HD	E	N	NP	എ.ഡി.സി Sampലൈനിംഗ് ക്ലോക്ക് (MHz)	FPGA ഉപകരണ ക്ലോക്ക് (MHz)	FPGA ഫ്രെയിം ക്ലോക്ക് (MHz)	FPGA ലിങ്ക് ക്ലോക്ക് (MHz)	ലെയ്ൻ നിരക്ക് (Gbps)	ഫലം
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	കടന്നുപോകുക

പരിശോധനാ ഫല കമന്റുകൾ
ഓരോ ടെസ്റ്റ് കേസിലും, RX JESD204C Intel FPGA IP സമന്വയ തലക്കെട്ട് വിന്യാസം, വിപുലീകൃത മൾട്ടിബ്ലോക്ക് വിന്യാസം, ഉപയോക്തൃ ഡാറ്റ ഘട്ടം വരെ വിജയകരമായി സ്ഥാപിക്കുന്നു.
ഡാറ്റാ സമഗ്രത പ്രശ്‌നങ്ങളൊന്നും R നിരീക്ഷിച്ചിട്ടില്ലamp കൂടാതെ എല്ലാ ഫിസിക്കൽ ലെയ്‌നുകളും ഉൾക്കൊള്ളുന്ന JESD കോൺഫിഗറേഷനുകൾക്കായുള്ള PRBS ചെക്കറും, സൈക്ലിക് റിഡൻഡൻസി ചെക്ക് (CRC) കൂടാതെ കമാൻഡ് പാരിറ്റി പിശകും നിരീക്ഷിക്കപ്പെടുന്നില്ല.
ചില പവർ സൈക്കിളുകളിൽ, പാരാമീറ്റർ കോൺഫിഗറേഷനുകളിൽ ലെയ്ൻ ഡെസ്‌ക്യൂ പിശക് ദൃശ്യമാകാം. ഈ പിശക് ഒഴിവാക്കാൻ, LEMC ഓഫ്‌സെറ്റ് മൂല്യങ്ങൾ പ്രോഗ്രാം ചെയ്യണം അല്ലെങ്കിൽ കാലിബ്രേഷൻ സ്വീപ്പ് നടപടിക്രമം ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഇത് ഓട്ടോമേറ്റ് ചെയ്യാം. LEMC ഓഫ്‌സെറ്റിന്റെ നിയമപരമായ മൂല്യങ്ങളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക്, F-tile JESD204C IP ഉപയോക്തൃ ഗൈഡിലെ RBD ട്യൂണിംഗ് മെക്കാനിസം കാണുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
RBD ട്യൂണിംഗ് മെക്കാനിസം

സംഗ്രഹം
ADC-യ്‌ക്കായി 204 Gbps വരെ AD9081/9082 (R2 സിലിക്കൺ) ഉപകരണത്തോടുകൂടിയ JESD24.75C Intel FPGA IP, PHY ഇലക്ട്രിക്കൽ ഇന്റർഫേസ് എന്നിവയുടെ മൂല്യനിർണ്ണയം ഈ റിപ്പോർട്ട് കാണിക്കുന്നു. പൂർണ്ണമായ കോൺഫിഗറേഷനും ഹാർഡ്‌വെയർ സജ്ജീകരണവും രണ്ട് ഉപകരണങ്ങളുടെയും പരസ്പര പ്രവർത്തനത്തിലും പ്രകടനത്തിലും ആത്മവിശ്വാസം പ്രദാനം ചെയ്യുന്നു.

AN 927-നുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി: JESD204C ഇന്റൽ FPGA IP, ADI AD9081 MxFE* എന്നിവ ഇന്റൽ അജിലക്സ് എഫ്-ടൈൽ ഉപകരണങ്ങൾക്കായുള്ള ADC ഇന്ററോപ്പറബിലിറ്റി റിപ്പോർട്ട്.

പ്രമാണ പതിപ്പ്	മാറ്റങ്ങൾ
2022.04.25	പ്രാരംഭ റിലീസ്.

AN 876: JESD204C Intel® FPGA IP, ADI AD9081 MxFE* ADC ഇന്റർഓപ്പറബിലിറ്റി റിപ്പോർട്ട് Intel® Agilex® F-Tile ഉപകരണങ്ങൾക്കുള്ള

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel JESD204C Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്റർഓപ്പറബിലിറ്റി റിപ്പോർട്ട് [pdf] ഉപയോക്തൃ ഗൈഡ്
JESD204C Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്ററോപ്പറബിലിറ്റി റിപ്പോർട്ട്, JESD204C, Intel FPGA IP, ADI AD9081 MxFE ADC ഇന്റർഓപ്പറബിലിറ്റി റിപ്പോർട്ട്

റഫറൻസുകൾ

ഉപയോക്തൃ മാനുവൽ