JESD204C Intel FPGA IP e ADI AD9081 MxFE Rapporto sull'interoperabilità ADC

Informazioni sul prodotto

Il prodotto a cui si fa riferimento nel manuale utente è JESD204C Intel FPGA IP. Si tratta di un componente hardware utilizzato insieme alla scheda demo F-Tile Intel Agilex serie I e all'EVM ADI AD9081-FMCA-EBZ. L'IP viene istanziato in modalità Duplex ma viene utilizzato solo il percorso del ricevitore. Genera un link clock da 375 MHz e un frame clock da 375 MHz. La configurazione hardware per il test di interoperabilità dell'ADC è mostrata nella Figura 1. L'IP richiede che SYSREF venga fornito dal generatore di clock che genera l'orologio del dispositivo IP Intel FPGA JESD204C.

Istruzioni per l'uso del prodotto

Configurazione hardware
Per configurare l'hardware per l'utilizzo dell'IP FPGA Intel JESD204C, attenersi alla seguente procedura:

1. Collegare l'EVM ADI AD9081-FMCA-EBZ al connettore FMC+ della scheda dimostrativa F-Tile Intel Agilex I-Series.
2. Assicurarsi che il segnale SYSREF sia fornito dal generatore di clock che genera l'orologio del dispositivo IP Intel FPGA JESD204C.

Descrizione del sistema
Il diagramma a livello di sistema mostra come sono collegati i diversi moduli in questo progetto. Include la scheda demo Intel Agilex-I F-tile, il dispositivo Intel Agilex F-tile, RTL di primo livello, sistema di progettazione piattaforma, generatore di pattern, controllo pattern, core IP duplex F-Tile JESD204C e vari orologi e interfacce.

Metodologia dell'interoperabilità
Livello di collegamento dati del ricevitore
Questa area di test copre i casi di test per l'allineamento dell'intestazione di sincronizzazione (SHA) e l'allineamento multiblocco esteso (EMBA). L'IP Intel FPGA JESD204C legge i registri dal livello di collegamento dati durante il test e li scrive nel registro files e li verifica per il passaggio dei criteri attraverso gli script TCL.

Report sull'interoperabilità ADC JESD204C Intel® FPGA IP e ADI AD9081 MxFE* per dispositivi Intel® Agilex™ F-tile

L'IP Intel® FPGA JESD204C è una proprietà intellettuale (IP) di interfaccia seriale punto a punto ad alta velocità.
L'IP Intel FPGA JESD204C è stato testato hardware con diversi dispositivi convertitori analogico-digitali (ADC) selezionati conformi a JESD204C.
Questo rapporto evidenzia l'interoperabilità dell'IP FPGA Intel JESD204C con il modulo di valutazione (EVM) Mixed Signal Front End (MxFE*) AD9081 di Analog Devices Inc. (ADI). Le sezioni seguenti descrivono la metodologia di verifica dell'hardware e i risultati dei test.

Informazioni correlate
Guida per l'utente F-tile JESD204C Intel FPGA IP

Requisiti hardware e software
Il test di interoperabilità richiede i seguenti strumenti hardware e software: Hardware

• Scheda dimostrativa F-tile Intel Agilex™ serie I (AGIB027R29A1E2VR0) con adattatore di alimentazione da 12 V
• Dispositivi analogici (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Scheda di valutazione Skywork Si5345-D (Si5345-D-EVB)
• Maschio SMA a maschio SMP
• Cavo SMP maschio-SMP

Software

• Software Intel Quartus® Prime Pro Edition versione 21.4
• AD9081_API versione 1.1.0 o successiva (applicazione Linux, richiesta per la configurazione EVM AD9081)

Informazioni correlate

• Guida per l'utente dello sviluppo del sistema AD9081/AD9082
• Guida per l'utente della scheda di valutazione Skyworks Si5345-D

Configurazione hardware
L'IP FPGA Intel JESD204C viene istanziato in modalità Duplex ma viene utilizzato solo il percorso del ricevitore. Per FCLK_MULP =1, WIDTH_MULP = 8, S = 1, il core PLL genera un link clock di 375 MHz e un frame clock di 375 MHz.
Una scheda demo F-Tile Intel Agilex serie I viene utilizzata con l'EVM ADI AD9081-FMCA-EBZ collegato al connettore FMC+ della scheda di sviluppo. La configurazione hardware per il test di interoperabilità ADC è mostrata nella figura Configurazione hardware. - • L'EVM AD9081-FMCA-EBZ riceve alimentazione dalla scheda demo F-Tile Intel Agilex serie I tramite il connettore FMC+.

• Il ricetrasmettitore F-tile e i clock di riferimento PLL core IP Intel FPGA JESD204C sono forniti da Si5345-D-EVB tramite cavo da SMA a SMP. Impostare MUX_DIP_SW0 su alto sulla scheda demo Agilex-I F-Tile per garantire che U22 prenda CLKIN1 collegato al cavo SMP.
• Si5345-D-EVB fornisce un clock di riferimento al generatore di clock programmabile HMC7044 presente nell'EVM AD9081 tramite cavo da SMP a SMP.
• Il clock di gestione per il core IP Intel FPGA JESD204C è fornito dal generatore di clock programmabile Si5332 di Silicon Labs presente nella scheda demo F-tile Intel Agilex I-Series.
• Il generatore di clock programmabile HMC7044 fornisce l'orologio di riferimento del dispositivo AD9081. L'anello ad aggancio di fase (PLL) presente nel dispositivo AD9081 genera gli ADC desideratiampling clock dal clock di riferimento del dispositivo.
• Per la sottoclasse 1, il generatore di clock HMC7044 genera il segnale SYSREF per il dispositivo AD9081 e per l'IP Intel FPGA JESD204C tramite il connettore FMC+.

NOte: Intel consiglia che SYSREF venga fornito dal generatore di clock che genera l'orologio del dispositivo IP FPGA Intel JESD204C.

Descrizione del sistema

Il seguente diagramma a livello di sistema mostra come i diversi moduli sono collegati in questo progetto.

Figura 2. Diagramma del sistema

Appunti:

1. M è il numero di convertitori.
2. S è il numero di messaggi trasmessiample per convertitore per frame.
3. WIDTH_MULP è il moltiplicatore della larghezza dei dati tra il livello dell'applicazione e il livello di trasporto.
4. N è il numero di bit di conversione per convertitore.
5. CS è il numero di bit di controllo per conversioneampmeno.

In questa configurazione, ad esample L = 8, M = 4 e F = 1, la velocità dati delle corsie del ricetrasmettitore è 24.75 Gbps.
Il Si5332 OUT1 genera un clock da 100 MHz su mgmt_clk. Si5345-D-EVB genera due frequenze di clock, 375 MHz e 100 MHz. I 375 MHz vengono forniti al multiplexer integrato nella scheda demo F-tile Intel Agilex serie I tramite la porta SMA J19. Il clock di uscita del multiplexer integrato guida il clock di riferimento del ricetrasmettitore F-tile (refclk_xcvr) e il clock di riferimento PLL Intel FPGA IP core JESD204C (refclk_core). 100 MHz da Si5345-D-EVB è collegato al generatore di clock programmabile HMC7044 presente nell'EVM AD9081 come ingresso di clock
(EXT_HMCREF).

L'HCM7044 genera un segnale SYSREF periodico di 11.71875 MHz attraverso il connettore FMC.
L'IP FPGA Intel JESD204C viene istanziato in modalità Duplex ma viene utilizzato solo il percorso del ricevitore.

Metodologia dell'interoperabilità
La sezione seguente descrive gli obiettivi del test, la procedura e i criteri di superamento. Il test copre le seguenti aree:

• Livello di collegamento dati del ricevitore
• Livello di trasporto del ricevitore

Livello di collegamento dati del ricevitore
Questa area di test copre i casi di test per l'allineamento dell'intestazione di sincronizzazione (SHA) e l'allineamento multiblocco esteso (EMBA).
All'avvio del collegamento, dopo il ripristino del ricevitore, l'IP FPGA Intel JESD204C inizia a cercare il flusso di intestazione di sincronizzazione trasmesso dal dispositivo. I seguenti registri dal livello di collegamento dati vengono letti durante il test e scritti nel registro files, e verificato per passare i criteri attraverso gli script TCL.

Informazioni correlate
Guida per l'utente F-tile JESD204C Intel FPGA IP

Sincronizzazione allineamento intestazione (SHA)
Tabella 1. Casi di test di allineamento dell'intestazione di sincronizzazione

Caso di prova	Obiettivo	Descrizione	Criteri di superamento
SHA.1	Verificare se il blocco dell'intestazione di sincronizzazione viene affermato dopo il completamento della sequenza di ripristino.	I seguenti segnali vengono letti dai registri: CDR_Lock viene letto dal registro rx_status3 (0x8C). SH_Locked viene letto dal registro rx_status4 (0x90). jrx_sh_err_status viene letto dal registro rx_err_status (0x60).	CDR_Lock e SH_LOCK dovrebbero essere impostati su un valore alto corrispondente al numero di corsie. jrx_sh_err_status dovrebbe essere  I campi bit in jrx_sh_err_status controllano sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err e cdr_locked_err.
SHA.2	Controllare lo stato di blocco dell'intestazione di sincronizzazione dopo che il blocco dell'intestazione di sincronizzazione è stato raggiunto (o durante la fase di allineamento multiblocco esteso) e stabile.	invalid_sync_header viene letto per lo stato di blocco Sync Header dal registro (0x60[8]).	lo stato invalid_sync_header dovrebbe essere 0.

Allineamento multiblocco esteso (EMBA)

Tabella 2. Casi di test di allineamento multiblocco esteso

Caso di prova		Obiettivo		Descrizione		Criteri di superamento
EMBA.1		Controlla se l'Extended Multiblock Lock viene asserito solo dopo l'asserzione di Sync Header Lock.		I seguenti segnali vengono letti attraverso i registri:		Il valore EMB_Locked_1 dovrebbe essere uguale a 1 corrispondente a ciascuna corsia. EMB_Lock_err dovrebbe essere 0.
	Caso di prova		Obiettivo		Descrizione		Criteri di superamento
					EMB_Locked_1 viene letto dal registro rx_status5 (0x94). EMB_Lock_err viene letto dal registro rx_err_status (0x60[19]).
	EMBA.2		Verificare se lo stato di blocco multiblocco esteso è stabile (dopo il blocco multiblocco esteso o fino al rilascio del buffer elastico) insieme a nessun multiblocco non valido.		invalid_eomb_eoemb viene letto dal registro rx_err_status (0x60[10:9]).		invalid_eomb_eoemb dovrebbe essere "00".
	EMBA.3		Controllare l'allineamento della corsia.		I seguenti valori vengono letti dai registri: elastic_buf_over_flow viene letto dal registro rx_err_status (0x60[20]). elastic_buf_full viene letto dal registro rx_status6 (0x98).		elastic_buf_over_flow dovrebbe essere 0. Il valore elastic_buf_full dovrebbe essere uguale a 1 corrispondente a ciascuna corsia.

Livello di trasporto del ricevitore (TL)
Per verificare l'integrità dei dati del flusso di dati del payload attraverso il ricevitore (RX) JESD204C Intel FPGA IP e il livello di trasporto, l'ADC è configurato su rampModello di prova /PRBS. L'ADC è inoltre impostato per funzionare con la stessa configurazione impostata nell'IP FPGA Intel JESD204C. Il ramp/PRBS checker nel fabric FPGA controlla il file ramp/PRBS integrità dei dati per un minuto. Il registro IP rx_err dell'RX JESD204C Intel FPGA viene interrogato continuamente per il valore zero per un minuto.
La figura seguente mostra la configurazione del test concettuale per il controllo dell'integrità dei dati.

Figura 3. Verifica dell'integrità dei dati mediante Ramp/PRBS15 Controllore

Tabella 3. Casi di test del livello di trasporto

Caso di prova	Obiettivo	Descrizione	Criteri di superamento
Codice TL.1	Controlla la mappatura del livello di trasporto del canale dati usando ramp modello di prova.	Data_mode è impostato su Ramp_modalità. I seguenti segnali vengono letti attraverso i registri: crc_err viene letto da rx_err_status (0x60[14]).  jrx_patchk_data_error viene letto dal registro tst_err0.	crc_err dovrebbe essere basso per essere superato. jrx_patchk_data_error dovrebbe essere basso.
Codice TL.2	Controllare la mappatura del livello di trasporto del canale dati utilizzando il modello di test PRBS15.	Data_mode è impostato su prbs_mode. I seguenti valori vengono letti dai registri: crc_err viene letto da rx_err_status (0x60[14]). jrx_patchk_data_error viene letto dal registro tst_err0.	crc_err dovrebbe essere basso per essere superato. jrx_patchk_data_error dovrebbe essere basso.

Configurazioni IP e ADC Intel FPGA JESD204C
I parametri IP FPGA Intel JESD204C (L, M e F) in questo controllo hardware sono supportati in modo nativo dal dispositivo AD9081. La velocità dati del ricetrasmettitore, sampLing clock e altri parametri JESD204C sono conformi alle condizioni operative di AD908D1.
Il test di verifica dell'hardware implementa l'IP FPGA Intel JESD204C con la seguente configurazione dei parametri.

Impostazione globale per tutta la configurazione:

• E = 1
• CF = 0
• CS = 0
• Sottoclasse = 1
• FCLK_MULP = 1
• LARGHEZZA_MULP = 8
• SH_CONFIG = CRC-12
• Orologio di gestione FPGA (MHz) = 100

Risultati del test
La tabella seguente contiene i possibili risultati e la loro definizione.

Tabella 4. Definizione dei risultati

Risultato	Definizione
PASSAGGIO	È stato osservato che il dispositivo sottoposto a test (DUT) mostra un comportamento conforme.
PASS con commenti	È stato osservato che il DUT mostra un comportamento conforme. Tuttavia, è inclusa un'ulteriore spiegazione della situazione (esample: a causa dei limiti di tempo, è stata eseguita solo una parte del test).

Risultato	Definizione
FALLIRE	È stato osservato che il DUT mostra un comportamento non conforme.
Avvertimento	È stato osservato che il DUT mostra un comportamento non raccomandato.
Fare riferimento ai commenti	Dalle osservazioni, non è stato possibile determinare un valido superamento o fallimento. È inclusa un'ulteriore spiegazione della situazione.

La tabella seguente mostra i risultati per i casi di test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2 con i rispettivi valori di L, M, F, data rate, Sampling clock, link clock e frequenze SYSREF.

Tabella 5. Risultato per i casi di test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 e TL.2

NO.	L	M	F	S	HD	E	N	NP	ADC SampOrologio continuo (MHz)	Orologio dispositivo FPGA (MHz)	FPGA Orologio fotogramma (MHz)	FPGA Orologio di collegamento (MHz)	Velocità di corsia (Gbps)	Risultato
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passaggio

Commenti sui risultati del test
In ogni caso di test, l'IP FPGA Intel RX JESD204C stabilisce con successo l'allineamento dell'intestazione di sincronizzazione, l'allineamento multiblocco esteso e fino alla fase dei dati dell'utente.
Nessun problema di integrità dei dati è osservato da Ramp e PRBS checker per le configurazioni JESD che coprono tutte le corsie fisiche, inoltre non si osserva alcun controllo di ridondanza ciclica (CRC) ed errore di parità di comando.
Durante alcuni cicli di accensione, potrebbe comparire un errore di allineamento della corsia con le configurazioni dei parametri. Per evitare questo errore, i valori di offset LEMC devono essere programmati oppure è possibile automatizzarli con la procedura di sweep di calibrazione. Per ulteriori informazioni sui valori legali dell'offset LEMC, fare riferimento a RBD Tuning Mechanism in F-tile JESD204C IP User Guide.

Informazioni correlate
Meccanismo di sintonia RBD

Riepilogo
Questo rapporto mostra la convalida dell'interfaccia elettrica IP e PHY Intel FPGA JESD204C con il dispositivo AD9081/9082 (R2 Silicon) fino a 24.75 Gbps per ADC. La configurazione completa e l'impostazione dell'hardware vengono mostrate per fornire fiducia nell'interoperabilità e nelle prestazioni dei due dispositivi.

Cronologia delle revisioni del documento per AN 927: JESD204C Intel FPGA IP e ADI AD9081 MxFE* ADC Interoperability Report per dispositivi Intel Agilex F-Tile

Versione del documento	Cambiamenti
2022.04.25	Versione iniziale.

AN 876: JESD204C Intel® FPGA IP e ADI AD9081 MxFE* Rapporto di interoperabilità ADC per dispositivi Intel® Agilex® F-Tile

Documenti / Risorse

intel JESD204C Intel FPGA IP e ADI AD9081 MxFE Rapporto sull'interoperabilità ADC [pdf] Guida utente JESD204C Intel FPGA IP e ADI AD9081 MxFE ADC Report sull'interoperabilità, JESD204C, Intel FPGA IP e ADI AD9081 MxFE ADC Report sull'interoperabilità

Riferimenti

• Manuale d'uso