JESD204C Intel FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಪರಿವಿಡಿ ಮರೆಮಾಡಿ

1 JESD204C ಇಂಟೆಲ್ FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್ಆಪರೇಬಿಲಿಟಿ ವರದಿ

2 ಉತ್ಪನ್ನ ಮಾಹಿತಿ

3 ಉತ್ಪನ್ನ ಬಳಕೆಯ ಸೂಚನೆಗಳು

4 Intel® Agilex™ F-ಟೈಲ್ ಸಾಧನಗಳಿಗಾಗಿ JESD204C Intel® FPGA IP ಮತ್ತು ADI AD9081 MxFE* ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ

4.1 ಸಿಸ್ಟಮ್ ವಿವರಣೆ

5 ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

5.1 ಉಲ್ಲೇಖಗಳು

JESD204C ಇಂಟೆಲ್ FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್ಆಪರೇಬಿಲಿಟಿ ವರದಿ

ಉತ್ಪನ್ನ ಮಾಹಿತಿ

ಬಳಕೆದಾರರ ಕೈಪಿಡಿಯಲ್ಲಿ ಉಲ್ಲೇಖಿಸಲಾದ ಉತ್ಪನ್ನವು JESD204C Intel FPGA IP ಆಗಿದೆ. ಇದು ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಐ-ಸೀರೀಸ್ ಎಫ್-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್ ಮತ್ತು ADI AD9081-FMCA-EBZ EVM ಜೊತೆಯಲ್ಲಿ ಬಳಸಲಾಗುವ ಹಾರ್ಡ್‌ವೇರ್ ಘಟಕವಾಗಿದೆ. ಐಪಿಯನ್ನು ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಮೋಡ್‌ನಲ್ಲಿ ಸ್ಥಾಪಿಸಲಾಗಿದೆ ಆದರೆ ರಿಸೀವರ್ ಮಾರ್ಗವನ್ನು ಮಾತ್ರ ಬಳಸಿಕೊಳ್ಳಲಾಗುತ್ತದೆ. ಇದು 375 MHz ಲಿಂಕ್ ಗಡಿಯಾರ ಮತ್ತು 375 MHz ಫ್ರೇಮ್ ಗಡಿಯಾರವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ. ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ಪರೀಕ್ಷೆಗಾಗಿ ಹಾರ್ಡ್‌ವೇರ್ ಸೆಟಪ್ ಅನ್ನು ಚಿತ್ರ 1 ರಲ್ಲಿ ತೋರಿಸಲಾಗಿದೆ. JESD204C Intel FPGA IP ಸಾಧನ ಗಡಿಯಾರವನ್ನು ಮೂಲವಾಗಿರುವ ಗಡಿಯಾರ ಜನರೇಟರ್‌ನಿಂದ IP ಗೆ SYSREF ಅನ್ನು ಒದಗಿಸುವ ಅಗತ್ಯವಿದೆ.

ಉತ್ಪನ್ನ ಬಳಕೆಯ ಸೂಚನೆಗಳು

ಹಾರ್ಡ್ವೇರ್ ಸೆಟಪ್
JESD204C ಇಂಟೆಲ್ FPGA IP ಅನ್ನು ಬಳಸಲು ಯಂತ್ರಾಂಶವನ್ನು ಹೊಂದಿಸಲು, ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿ:

ADI AD9081-FMCA-EBZ EVM ಅನ್ನು Intel Agilex I-Series F-Tile ಡೆಮೊ ಬೋರ್ಡ್‌ನ FMC+ ಕನೆಕ್ಟರ್‌ಗೆ ಸಂಪರ್ಕಿಸಿ.
JESD204C Intel FPGA IP ಸಾಧನ ಗಡಿಯಾರವನ್ನು ಒದಗಿಸುವ ಗಡಿಯಾರ ಜನರೇಟರ್‌ನಿಂದ SYSREF ಸಂಕೇತವನ್ನು ಒದಗಿಸಲಾಗಿದೆ ಎಂದು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಿ.

ಸಿಸ್ಟಮ್ ವಿವರಣೆ
ಈ ವಿನ್ಯಾಸದಲ್ಲಿ ವಿವಿಧ ಮಾಡ್ಯೂಲ್‌ಗಳನ್ನು ಹೇಗೆ ಸಂಪರ್ಕಿಸಲಾಗಿದೆ ಎಂಬುದನ್ನು ಸಿಸ್ಟಮ್-ಲೆವೆಲ್ ರೇಖಾಚಿತ್ರವು ತೋರಿಸುತ್ತದೆ. ಇದು ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್-ಐ ಎಫ್-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್, ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್-ಟೈಲ್ ಡಿವೈಸ್, ಟಾಪ್-ಲೆವೆಲ್ ಆರ್‌ಟಿಎಲ್, ಪ್ಲಾಟ್‌ಫಾರ್ಮ್ ಡಿಸೈನರ್ ಸಿಸ್ಟಮ್, ಪ್ಯಾಟರ್ನ್ ಜನರೇಟರ್, ಪ್ಯಾಟರ್ನ್ ಚೆಕರ್, ಎಫ್-ಟೈಲ್ ಜೆಇಎಸ್‌ಡಿ 204 ಸಿ ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಐಪಿ ಕೋರ್ ಮತ್ತು ವಿವಿಧ ಗಡಿಯಾರಗಳು ಮತ್ತು ಇಂಟರ್ಫೇಸ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ.

ಪರಸ್ಪರ ಕಾರ್ಯಸಾಧ್ಯತೆಯ ವಿಧಾನ
ರಿಸೀವರ್ ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್
ಈ ಪರೀಕ್ಷಾ ಪ್ರದೇಶವು ಸಿಂಕ್ ಹೆಡರ್ ಅಲೈನ್‌ಮೆಂಟ್ (SHA) ಮತ್ತು ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಅಲೈನ್‌ಮೆಂಟ್ (EMBA) ಗಾಗಿ ಪರೀಕ್ಷಾ ಪ್ರಕರಣಗಳನ್ನು ಒಳಗೊಳ್ಳುತ್ತದೆ. JESD204C Intel FPGA IP ಪರೀಕ್ಷೆಯ ಸಮಯದಲ್ಲಿ ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್‌ನಿಂದ ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು ಓದುತ್ತದೆ, ಅವುಗಳನ್ನು ಲಾಗ್‌ಗೆ ಬರೆಯುತ್ತದೆ fileಗಳು, ಮತ್ತು TCL ಸ್ಕ್ರಿಪ್ಟ್‌ಗಳ ಮೂಲಕ ಮಾನದಂಡಗಳನ್ನು ರವಾನಿಸಲು ಅವುಗಳನ್ನು ಪರಿಶೀಲಿಸುತ್ತದೆ.

Intel® Agilex™ F-ಟೈಲ್ ಸಾಧನಗಳಿಗಾಗಿ JESD204C Intel® FPGA IP ಮತ್ತು ADI AD9081 MxFE* ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ

JESD204C Intel® FPGA IP ಹೈ-ಸ್ಪೀಡ್ ಪಾಯಿಂಟ್-ಟು-ಪಾಯಿಂಟ್ ಸೀರಿಯಲ್ ಇಂಟರ್ಫೇಸ್ ಬೌದ್ಧಿಕ ಆಸ್ತಿ (IP).
JESD204C Intel FPGA IP ಅನ್ನು ಹಲವಾರು ಆಯ್ದ JESD204C ಕಂಪ್ಲೈಂಟ್ ಅನಲಾಗ್-ಟು-ಡಿಜಿಟಲ್ ಪರಿವರ್ತಕ (ADC) ಸಾಧನಗಳೊಂದಿಗೆ ಹಾರ್ಡ್‌ವೇರ್-ಪರೀಕ್ಷೆ ಮಾಡಲಾಗಿದೆ.
ಅನಲಾಗ್ ಡಿವೈಸಸ್ ಇಂಕ್. (ADI) ನಿಂದ AD204 ಮಿಕ್ಸ್ಡ್ ಸಿಗ್ನಲ್ ಫ್ರಂಟ್ ಎಂಡ್ (MxFE*) ಮೌಲ್ಯಮಾಪನ ಮಾಡ್ಯೂಲ್ (EVM) ನೊಂದಿಗೆ JESD9081C Intel FPGA IP ನ ಪರಸ್ಪರ ಕಾರ್ಯಸಾಧ್ಯತೆಯನ್ನು ಈ ವರದಿಯು ಎತ್ತಿ ತೋರಿಸುತ್ತದೆ. ಕೆಳಗಿನ ವಿಭಾಗಗಳು ಹಾರ್ಡ್‌ವೇರ್ ಚೆಕ್‌ಔಟ್ ವಿಧಾನ ಮತ್ತು ಪರೀಕ್ಷಾ ಫಲಿತಾಂಶಗಳನ್ನು ವಿವರಿಸುತ್ತದೆ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಹಾರ್ಡ್ವೇರ್ ಮತ್ತು ಸಾಫ್ಟ್ವೇರ್ ಅವಶ್ಯಕತೆಗಳು
ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ಪರೀಕ್ಷೆಗೆ ಕೆಳಗಿನ ಹಾರ್ಡ್‌ವೇರ್ ಮತ್ತು ಸಾಫ್ಟ್‌ವೇರ್ ಪರಿಕರಗಳ ಅಗತ್ಯವಿದೆ: ಹಾರ್ಡ್‌ವೇರ್

Intel Agilex™ I-Series F-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್ (AGIB027R29A1E2VR0) ಜೊತೆಗೆ 12V ಪವರ್ ಅಡಾಪ್ಟರ್

ಅನಲಾಗ್ ಸಾಧನಗಳು (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
ಸ್ಕೈವರ್ಕ್ Si5345-D ಮೌಲ್ಯಮಾಪನ ಮಂಡಳಿ (Si5345-D-EVB)

SMA ಪುರುಷನಿಂದ SMP ಪುರುಷ
SMP ಪುರುಷನಿಂದ SMP ಕೇಬಲ್

ಸಾಫ್ಟ್ವೇರ್

Intel Quartus® Prime Pro ಆವೃತ್ತಿಯ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿ 21.4

AD9081_API ಆವೃತ್ತಿ 1.1.0 ಅಥವಾ ಹೊಸದು (Linux ಅಪ್ಲಿಕೇಶನ್, AD9081 EVM ಕಾನ್ಫಿಗರೇಶನ್‌ಗೆ ಅಗತ್ಯವಿದೆ)

ಸಂಬಂಧಿತ ಮಾಹಿತಿ

AD9081/AD9082 ಸಿಸ್ಟಂ ಅಭಿವೃದ್ಧಿ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
Skyworks Si5345-D ಮೌಲ್ಯಮಾಪನ ಮಂಡಳಿ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಹಾರ್ಡ್ವೇರ್ ಸೆಟಪ್
JESD204C Intel FPGA IP ಅನ್ನು ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಮೋಡ್‌ನಲ್ಲಿ ಸ್ಥಾಪಿಸಲಾಗಿದೆ ಆದರೆ ರಿಸೀವರ್ ಮಾರ್ಗವನ್ನು ಮಾತ್ರ ಬಳಸಲಾಗುತ್ತದೆ. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 ಗಾಗಿ, ಕೋರ್ PLL 375 MHz ಲಿಂಕ್ ಗಡಿಯಾರ ಮತ್ತು 375 MHz ಫ್ರೇಮ್ ಗಡಿಯಾರವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ.
Intel Agilex I-Series F-Tile Demo Board ಅನ್ನು ADI AD9081-FMCA-EBZ EVM ಜೊತೆಗೆ ಡೆವಲಪ್‌ಮೆಂಟ್ ಬೋರ್ಡ್‌ನ FMC+ ಕನೆಕ್ಟರ್‌ಗೆ ಸಂಪರ್ಕಿಸಲಾಗಿದೆ. ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ಪರೀಕ್ಷೆಗಾಗಿ ಹಾರ್ಡ್‌ವೇರ್ ಸೆಟಪ್ ಅನ್ನು ಹಾರ್ಡ್‌ವೇರ್ ಸೆಟಪ್ ಚಿತ್ರದಲ್ಲಿ ತೋರಿಸಲಾಗಿದೆ.- • AD9081-FMCA-EBZ EVM ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ I-ಸೀರೀಸ್ F-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್‌ನಿಂದ FMC+ ಕನೆಕ್ಟರ್ ಮೂಲಕ ಶಕ್ತಿಯನ್ನು ಪಡೆಯುತ್ತದೆ.

F-ಟೈಲ್ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಮತ್ತು JESD204C Intel FPGA IP ಕೋರ್ PLL ಉಲ್ಲೇಖ ಗಡಿಯಾರಗಳನ್ನು Si5345-D-EVB ಮೂಲಕ SMA ಮೂಲಕ SMP ಕೇಬಲ್‌ಗೆ ಸರಬರಾಜು ಮಾಡಲಾಗುತ್ತದೆ. SMP ಕೇಬಲ್‌ಗೆ ಸಂಪರ್ಕಗೊಂಡಿರುವ CLKIN0 ಅನ್ನು U22 ತೆಗೆದುಕೊಳ್ಳುತ್ತಿದೆ ಎಂದು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಲು Agilex-I F-Tile ಡೆಮೊ ಬೋರ್ಡ್‌ನಲ್ಲಿ MUX_DIP_SW1 ಅನ್ನು ಎತ್ತರಕ್ಕೆ ಹೊಂದಿಸಿ.

Si5345-D-EVB AD7044 EVM ನಲ್ಲಿ SMP ಮೂಲಕ SMP ಕೇಬಲ್‌ಗೆ HMC9081 ಪ್ರೊಗ್ರಾಮೆಬಲ್ ಗಡಿಯಾರ ಜನರೇಟರ್‌ಗೆ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಒದಗಿಸುತ್ತದೆ.
JESD204C ಇಂಟೆಲ್ FPGA IP ಕೋರ್‌ಗಾಗಿ ನಿರ್ವಹಣಾ ಗಡಿಯಾರವನ್ನು Intel Agilex I-Series F-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್‌ನಲ್ಲಿರುವ ಸಿಲಿಕಾನ್ ಲ್ಯಾಬ್ಸ್ Si5332 ಪ್ರೊಗ್ರಾಮೆಬಲ್ ಗಡಿಯಾರ ಜನರೇಟರ್‌ನಿಂದ ಒದಗಿಸಲಾಗಿದೆ.

HMC7044 ಪ್ರೊಗ್ರಾಮೆಬಲ್ ಗಡಿಯಾರ ಜನರೇಟರ್ AD9081 ಸಾಧನದ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಒದಗಿಸುತ್ತದೆ. AD9081 ಸಾಧನದಲ್ಲಿ ಇರುವ ಹಂತ-ಲಾಕ್ ಮಾಡಿದ ಲೂಪ್ (PLL) ಬಯಸಿದ ADC ಗಳನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆampಸಾಧನದ ಉಲ್ಲೇಖ ಗಡಿಯಾರದಿಂದ ಲಿಂಗ್ ಗಡಿಯಾರ.
ಉಪವರ್ಗ 1 ಗಾಗಿ, HMC7044 ಗಡಿಯಾರ ಜನರೇಟರ್ AD9081 ಸಾಧನಕ್ಕಾಗಿ ಮತ್ತು JESD204C Intel FPGA IP ಗಾಗಿ FMC+ ಕನೆಕ್ಟರ್ ಮೂಲಕ SYSREF ಸಂಕೇತವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ.

ಸಂtಇ: JESD204C Intel FPGA IP ಸಾಧನ ಗಡಿಯಾರವನ್ನು ಮೂಲವಾಗಿಸುವ ಗಡಿಯಾರ ಜನರೇಟರ್‌ನಿಂದ SYSREF ಅನ್ನು ಒದಗಿಸುವಂತೆ ಇಂಟೆಲ್ ಶಿಫಾರಸು ಮಾಡುತ್ತದೆ.

ಸಿಸ್ಟಮ್ ವಿವರಣೆ

ಈ ವಿನ್ಯಾಸದಲ್ಲಿ ವಿವಿಧ ಮಾಡ್ಯೂಲ್‌ಗಳನ್ನು ಹೇಗೆ ಸಂಪರ್ಕಿಸಲಾಗಿದೆ ಎಂಬುದನ್ನು ಕೆಳಗಿನ ಸಿಸ್ಟಮ್-ಮಟ್ಟದ ರೇಖಾಚಿತ್ರವು ತೋರಿಸುತ್ತದೆ.

ಚಿತ್ರ 2. ಸಿಸ್ಟಮ್ ರೇಖಾಚಿತ್ರ

ಟಿಪ್ಪಣಿಗಳು:

M ಎಂಬುದು ಪರಿವರ್ತಕಗಳ ಸಂಖ್ಯೆ.
S ಎಂಬುದು ಪ್ರಸರಣಗೊಂಡ s ಸಂಖ್ಯೆampಪ್ರತಿ ಚೌಕಟ್ಟಿಗೆ ಪರಿವರ್ತಕಕ್ಕೆ ಲೆಸ್.
WIDTH_MULP ಎಂಬುದು ಅಪ್ಲಿಕೇಶನ್ ಲೇಯರ್ ಮತ್ತು ಟ್ರಾನ್ಸ್‌ಪೋರ್ಟ್ ಲೇಯರ್ ನಡುವಿನ ಡೇಟಾ ಅಗಲ ಗುಣಕವಾಗಿದೆ.
N ಪ್ರತಿ ಪರಿವರ್ತಕಕ್ಕೆ ಪರಿವರ್ತನೆ ಬಿಟ್‌ಗಳ ಸಂಖ್ಯೆ.
CS ಪ್ರತಿ ಪರಿವರ್ತನೆ s ಗೆ ನಿಯಂತ್ರಣ ಬಿಟ್‌ಗಳ ಸಂಖ್ಯೆampಕಡಿಮೆ

ಈ ಸೆಟಪ್‌ನಲ್ಲಿ, ಉದಾಹರಣೆಗೆample L = 8, M = 4, ಮತ್ತು F = 1, ಟ್ರಾನ್ಸ್ಸಿವರ್ ಲೇನ್ಗಳ ಡೇಟಾ ದರವು 24.75 Gbps ಆಗಿದೆ.
Si5332 OUT1 100 MHz ಗಡಿಯಾರವನ್ನು mgmt_clk ಗೆ ಉತ್ಪಾದಿಸುತ್ತದೆ. Si5345-D-EVB ಎರಡು ಗಡಿಯಾರ ಆವರ್ತನಗಳನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ, 375 MHz ಮತ್ತು 100 MHz. 375 MHz ಅನ್ನು ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಐ-ಸೀರೀಸ್ ಎಫ್-ಟೈಲ್ ಡೆಮೊ ಬೋರ್ಡ್‌ನಲ್ಲಿ ಎಂಬೆಡೆಡ್ ಮಲ್ಟಿಪ್ಲೆಕ್ಸರ್‌ಗೆ J19 SMA ಪೋರ್ಟ್ ಮೂಲಕ ಸರಬರಾಜು ಮಾಡಲಾಗುತ್ತದೆ. ಎಂಬೆಡೆಡ್ ಮಲ್ಟಿಪ್ಲೆಕ್ಸರ್‌ನ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರವು ಎಫ್-ಟೈಲ್ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ರೆಫರೆನ್ಸ್ ಗಡಿಯಾರ (refclk_xcvr) ಮತ್ತು JESD204C Intel FPGA IP ಕೋರ್ PLL ಉಲ್ಲೇಖ ಗಡಿಯಾರ (refclk_core) ಅನ್ನು ಚಾಲನೆ ಮಾಡುತ್ತದೆ. Si100-D-EVB ಯಿಂದ 5345 MHz ಗಡಿಯಾರದ ಇನ್‌ಪುಟ್‌ನಂತೆ AD7044 EVM ನಲ್ಲಿರುವ HMC9081 ಪ್ರೊಗ್ರಾಮೆಬಲ್ ಗಡಿಯಾರ ಜನರೇಟರ್‌ಗೆ ಸಂಪರ್ಕ ಹೊಂದಿದೆ.
(EXT_HMCREF).

HCM7044 FMC ಕನೆಕ್ಟರ್ ಮೂಲಕ 11.71875 MHz ನ ಆವರ್ತಕ SYSREF ಸಂಕೇತವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ.
JESD204C Intel FPGA IP ಅನ್ನು ಡ್ಯುಪ್ಲೆಕ್ಸ್ ಮೋಡ್‌ನಲ್ಲಿ ಸ್ಥಾಪಿಸಲಾಗಿದೆ ಆದರೆ ರಿಸೀವರ್ ಮಾರ್ಗವನ್ನು ಮಾತ್ರ ಬಳಸಲಾಗುತ್ತದೆ.

ಪರಸ್ಪರ ಕಾರ್ಯಸಾಧ್ಯತೆಯ ವಿಧಾನ
ಕೆಳಗಿನ ವಿಭಾಗವು ಪರೀಕ್ಷಾ ಉದ್ದೇಶಗಳು, ಕಾರ್ಯವಿಧಾನ ಮತ್ತು ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳನ್ನು ವಿವರಿಸುತ್ತದೆ. ಪರೀಕ್ಷೆಯು ಈ ಕೆಳಗಿನ ಪ್ರದೇಶಗಳನ್ನು ಒಳಗೊಂಡಿದೆ:

ರಿಸೀವರ್ ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್
ರಿಸೀವರ್ ಸಾರಿಗೆ ಪದರ

ರಿಸೀವರ್ ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್
ಈ ಪರೀಕ್ಷಾ ಪ್ರದೇಶವು ಸಿಂಕ್ ಹೆಡರ್ ಅಲೈನ್‌ಮೆಂಟ್ (SHA) ಮತ್ತು ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಅಲೈನ್‌ಮೆಂಟ್ (EMBA) ಗಾಗಿ ಪರೀಕ್ಷಾ ಪ್ರಕರಣಗಳನ್ನು ಒಳಗೊಳ್ಳುತ್ತದೆ.
ಲಿಂಕ್ ಪ್ರಾರಂಭದಲ್ಲಿ, ರಿಸೀವರ್ ಮರುಹೊಂದಿಸಿದ ನಂತರ, JESD204C Intel FPGA IP ಸಾಧನದಿಂದ ರವಾನೆಯಾಗುವ ಸಿಂಕ್ ಹೆಡರ್ ಸ್ಟ್ರೀಮ್ ಅನ್ನು ಹುಡುಕಲು ಪ್ರಾರಂಭಿಸುತ್ತದೆ. ಡೇಟಾ ಲಿಂಕ್ ಲೇಯರ್‌ನಿಂದ ಕೆಳಗಿನ ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು ಪರೀಕ್ಷೆಯ ಸಮಯದಲ್ಲಿ ಓದಲಾಗುತ್ತದೆ, ಲಾಗ್‌ಗೆ ಬರೆಯಲಾಗುತ್ತದೆ fileಗಳು, ಮತ್ತು TCL ಸ್ಕ್ರಿಪ್ಟ್‌ಗಳ ಮೂಲಕ ಮಾನದಂಡಗಳನ್ನು ರವಾನಿಸಲು ಪರಿಶೀಲಿಸಲಾಗಿದೆ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
F-ಟೈಲ್ JESD204C ಇಂಟೆಲ್ FPGA IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಸಿಂಕ್ ಶಿರೋಲೇಖ (SHA)
ಕೋಷ್ಟಕ 1. ಸಿಂಕ್ ಹೆಡರ್ ಅಲೈನ್‌ಮೆಂಟ್ ಟೆಸ್ಟ್ ಕೇಸ್‌ಗಳು

ಪರೀಕ್ಷಾ ಪ್ರಕರಣ	ಉದ್ದೇಶ	ವಿವರಣೆ	ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು
SHA.1	ಮರುಹೊಂದಿಸುವ ಅನುಕ್ರಮವನ್ನು ಪೂರ್ಣಗೊಳಿಸಿದ ನಂತರ ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್ ಅನ್ನು ಪ್ರತಿಪಾದಿಸಲಾಗಿದೆಯೇ ಎಂದು ಪರಿಶೀಲಿಸಿ.	ಕೆಳಗಿನ ಸಂಕೇತಗಳನ್ನು ರೆಜಿಸ್ಟರ್‌ಗಳಿಂದ ಓದಲಾಗುತ್ತದೆ: CDR_Lock ಅನ್ನು rx_status3 (0x8C) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ. SH_Locked ಅನ್ನು rx_status4 (0x90) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗಿದೆ. jrx_sh_err_status ಅನ್ನು rx_err_status (0x60) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.	CDR_Lock ಮತ್ತು SH_LOCK ಅನ್ನು ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆಗೆ ಅನುಗುಣವಾಗಿ ಹೆಚ್ಚಿನದಕ್ಕೆ ಪ್ರತಿಪಾದಿಸಬೇಕು. jrx_sh_err_status ಆಗಿರಬೇಕು jrx_sh_err_status ನಲ್ಲಿನ ಬಿಟ್ ಕ್ಷೇತ್ರಗಳು sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ಮತ್ತು cdr_locked_err ಗಾಗಿ ಪರಿಶೀಲಿಸುತ್ತದೆ.
SHA.2	ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್ ಅನ್ನು ಸಾಧಿಸಿದ ನಂತರ (ಅಥವಾ ವಿಸ್ತೃತ ಬಹು-ಬ್ಲಾಕ್ ಅಲೈನ್‌ಮೆಂಟ್ ಹಂತದಲ್ಲಿ) ಮತ್ತು ಸ್ಥಿರವಾದ ನಂತರ ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್ ಸ್ಥಿತಿಯನ್ನು ಪರಿಶೀಲಿಸಿ.	ರಿಜಿಸ್ಟರ್ (0x60[8]) ನಿಂದ ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್ ಸ್ಥಿತಿಗಾಗಿ invalid_sync_header ಅನ್ನು ಓದಲಾಗಿದೆ.	invalid_sync_header ಸ್ಥಿತಿ 0 ಆಗಿರಬೇಕು.

ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಅಲೈನ್ಮೆಂಟ್ (EMBA)

ಕೋಷ್ಟಕ 2. ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಅಲೈನ್‌ಮೆಂಟ್ ಟೆಸ್ಟ್ ಕೇಸ್‌ಗಳು

ಪರೀಕ್ಷಾ ಪ್ರಕರಣ		ಉದ್ದೇಶ		ವಿವರಣೆ		ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು
EMBA.1		ಸಿಂಕ್ ಹೆಡರ್ ಲಾಕ್‌ನ ಸಮರ್ಥನೆಯ ನಂತರವೇ ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಲಾಕ್ ಅನ್ನು ಪ್ರತಿಪಾದಿಸಲಾಗಿದೆಯೇ ಎಂದು ಪರಿಶೀಲಿಸಿ.		ಕೆಳಗಿನ ಸಂಕೇತಗಳನ್ನು ರೆಜಿಸ್ಟರ್‌ಗಳ ಮೂಲಕ ಓದಲಾಗುತ್ತದೆ:		EMB_Locked_1 ಮೌಲ್ಯವು ಪ್ರತಿ ಲೇನ್‌ಗೆ ಅನುಗುಣವಾಗಿ 1 ಕ್ಕೆ ಸಮನಾಗಿರಬೇಕು. EMB_Lock_err 0 ಆಗಿರಬೇಕು.

	ಪರೀಕ್ಷಾ ಪ್ರಕರಣ		ಉದ್ದೇಶ		ವಿವರಣೆ		ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು
					EMB_Locked_1 ಅನ್ನು rx_status5 (0x94) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ. EMB_Lock_err ಅನ್ನು rx_err_status (0x60[19]) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.
	EMBA.2		ಯಾವುದೇ ಅಮಾನ್ಯ ಮಲ್ಟಿಬ್ಲಾಕ್ ಜೊತೆಗೆ ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಲಾಕ್ ಸ್ಥಿತಿಯು ಸ್ಥಿರವಾಗಿದೆಯೇ (ವಿಸ್ತರಿತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಲಾಕ್ ನಂತರ ಅಥವಾ ಎಲಾಸ್ಟಿಕ್ ಬಫರ್ ಬಿಡುಗಡೆಯಾಗುವವರೆಗೆ) ಪರಿಶೀಲಿಸಿ.		invalid_eomb_eoemb ಅನ್ನು rx_err_status (0x60[10:9]) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.		invalid_eomb_eoemb "00" ಆಗಿರಬೇಕು.
	EMBA.3		ಲೇನ್ ಜೋಡಣೆಯನ್ನು ಪರಿಶೀಲಿಸಿ.		ಕೆಳಗಿನ ಮೌಲ್ಯಗಳನ್ನು ರೆಜಿಸ್ಟರ್‌ಗಳಿಂದ ಓದಲಾಗುತ್ತದೆ: elastic_buf_over_flow ಅನ್ನು rx_err_status (0x60[20]) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ. elastic_buf_full ಅನ್ನು rx_status6 (0x98) ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.		elastic_buf_over_flow 0 ಆಗಿರಬೇಕು. elastic_buf_full ಮೌಲ್ಯವು ಪ್ರತಿ ಲೇನ್‌ಗೆ ಅನುಗುಣವಾದ 1 ಕ್ಕೆ ಸಮನಾಗಿರಬೇಕು.

ರಿಸೀವರ್ ಟ್ರಾನ್ಸ್‌ಪೋರ್ಟ್ ಲೇಯರ್ (TL)
ರಿಸೀವರ್ (RX) JESD204C ಇಂಟೆಲ್ FPGA IP ಮತ್ತು ಸಾರಿಗೆ ಪದರದ ಮೂಲಕ ಪೇಲೋಡ್ ಡೇಟಾ ಸ್ಟ್ರೀಮ್‌ನ ಡೇಟಾ ಸಮಗ್ರತೆಯನ್ನು ಪರಿಶೀಲಿಸಲು, ADC ಅನ್ನು r ಗೆ ಕಾನ್ಫಿಗರ್ ಮಾಡಲಾಗಿದೆamp/PRBS ಪರೀಕ್ಷಾ ಮಾದರಿ. ADC ಸಹ JESD204C Intel FPGA IP ನಲ್ಲಿ ಹೊಂದಿಸಲಾದ ಅದೇ ಕಾನ್ಫಿಗರೇಶನ್‌ನೊಂದಿಗೆ ಕಾರ್ಯನಿರ್ವಹಿಸಲು ಹೊಂದಿಸಲಾಗಿದೆ. ಆರ್amp/FPGA ಫ್ಯಾಬ್ರಿಕ್‌ನಲ್ಲಿರುವ PRBS ಪರೀಕ್ಷಕವು r ಅನ್ನು ಪರಿಶೀಲಿಸುತ್ತದೆampಒಂದು ನಿಮಿಷಕ್ಕೆ PRBS ಡೇಟಾ ಸಮಗ್ರತೆ. RX JESD204C Intel FPGA IP ರಿಜಿಸ್ಟರ್ rx_err ಅನ್ನು ಒಂದು ನಿಮಿಷಕ್ಕೆ ಶೂನ್ಯ ಮೌಲ್ಯಕ್ಕಾಗಿ ನಿರಂತರವಾಗಿ ಪೋಲ್ ಮಾಡಲಾಗುತ್ತದೆ.
ಕೆಳಗಿನ ಚಿತ್ರವು ಡೇಟಾ ಸಮಗ್ರತೆಯ ಪರಿಶೀಲನೆಗಾಗಿ ಪರಿಕಲ್ಪನಾ ಪರೀಕ್ಷಾ ಸೆಟಪ್ ಅನ್ನು ತೋರಿಸುತ್ತದೆ.

ಚಿತ್ರ 3. R ಬಳಸಿಕೊಂಡು ಡೇಟಾ ಸಮಗ್ರತೆಯ ಪರಿಶೀಲನೆamp/PRBS15 ಪರಿಶೀಲಕ

ಕೋಷ್ಟಕ 3. ಸಾರಿಗೆ ಲೇಯರ್ ಪರೀಕ್ಷಾ ಪ್ರಕರಣಗಳು

ಪರೀಕ್ಷಾ ಪ್ರಕರಣ

ಉದ್ದೇಶ

ವಿವರಣೆ

ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು

TL.1

ಆರ್ ಬಳಸಿಕೊಂಡು ಡೇಟಾ ಚಾನಲ್‌ನ ಸಾರಿಗೆ ಲೇಯರ್ ಮ್ಯಾಪಿಂಗ್ ಅನ್ನು ಪರಿಶೀಲಿಸಿamp ಪರೀಕ್ಷಾ ಮಾದರಿ.

Data_mode ಅನ್ನು R ಗೆ ಹೊಂದಿಸಲಾಗಿದೆamp_ಮೋಡ್.

ಕೆಳಗಿನ ಸಂಕೇತಗಳನ್ನು ರೆಜಿಸ್ಟರ್‌ಗಳ ಮೂಲಕ ಓದಲಾಗುತ್ತದೆ:

crc_err ಅನ್ನು rx_err_status (0x60[14]) ನಿಂದ ಓದಲಾಗುತ್ತದೆ.
jrx_patchk_data_error ಅನ್ನು tst_err0 ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.

crc_err ಪಾಸ್ ಆಗಲು ಕಡಿಮೆ ಇರಬೇಕು.
jrx_patchk_data_error ಕಡಿಮೆ ಇರಬೇಕು.

TL.2

PRBS15 ಪರೀಕ್ಷಾ ಮಾದರಿಯನ್ನು ಬಳಸಿಕೊಂಡು ಡೇಟಾ ಚಾನಲ್‌ನ ಸಾರಿಗೆ ಲೇಯರ್ ಮ್ಯಾಪಿಂಗ್ ಅನ್ನು ಪರಿಶೀಲಿಸಿ.

ಡೇಟಾ_ಮೋಡ್ ಅನ್ನು prbs_mode ಗೆ ಹೊಂದಿಸಲಾಗಿದೆ.

ಕೆಳಗಿನ ಮೌಲ್ಯಗಳನ್ನು ರೆಜಿಸ್ಟರ್‌ಗಳಿಂದ ಓದಲಾಗುತ್ತದೆ:

crc_err ಅನ್ನು rx_err_status (0x60[14]) ನಿಂದ ಓದಲಾಗುತ್ತದೆ.
jrx_patchk_data_error ಅನ್ನು tst_err0 ರಿಜಿಸ್ಟರ್‌ನಿಂದ ಓದಲಾಗುತ್ತದೆ.

crc_err ಪಾಸ್ ಆಗಲು ಕಡಿಮೆ ಇರಬೇಕು.
jrx_patchk_data_error ಕಡಿಮೆ ಇರಬೇಕು.

JESD204C ಇಂಟೆಲ್ FPGA IP ಮತ್ತು ADC ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳು
ಈ ಹಾರ್ಡ್‌ವೇರ್ ಚೆಕ್‌ಔಟ್‌ನಲ್ಲಿರುವ JESD204C Intel FPGA IP ನಿಯತಾಂಕಗಳು (L, M, ಮತ್ತು F) AD9081 ಸಾಧನದಿಂದ ಸ್ಥಳೀಯವಾಗಿ ಬೆಂಬಲಿತವಾಗಿದೆ. ಟ್ರಾನ್ಸ್ಸಿವರ್ ಡೇಟಾ ದರ, sampಲಿಂಗ್ ಗಡಿಯಾರ, ಮತ್ತು ಇತರ JESD204C ನಿಯತಾಂಕಗಳು AD908D1 ಆಪರೇಟಿಂಗ್ ಷರತ್ತುಗಳನ್ನು ಅನುಸರಿಸುತ್ತವೆ.
ಹಾರ್ಡ್‌ವೇರ್ ಚೆಕ್‌ಔಟ್ ಪರೀಕ್ಷೆಯು ಈ ಕೆಳಗಿನ ಪ್ಯಾರಾಮೀಟರ್ ಕಾನ್ಫಿಗರೇಶನ್‌ನೊಂದಿಗೆ JESD204C Intel FPGA IP ಅನ್ನು ಕಾರ್ಯಗತಗೊಳಿಸುತ್ತದೆ.

ಎಲ್ಲಾ ಸಂರಚನೆಗಾಗಿ ಜಾಗತಿಕ ಸೆಟ್ಟಿಂಗ್:

ಇ = 1

CF = 0
CS = 0
ಉಪವರ್ಗ = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA ಮ್ಯಾನೇಜ್ಮೆಂಟ್ ಗಡಿಯಾರ (MHz) = 100

ಪರೀಕ್ಷಾ ಫಲಿತಾಂಶಗಳು
ಕೆಳಗಿನ ಕೋಷ್ಟಕವು ಸಂಭವನೀಯ ಫಲಿತಾಂಶಗಳು ಮತ್ತು ಅವುಗಳ ವ್ಯಾಖ್ಯಾನವನ್ನು ಒಳಗೊಂಡಿದೆ.

ಕೋಷ್ಟಕ 4. ಫಲಿತಾಂಶಗಳ ವ್ಯಾಖ್ಯಾನ

ಫಲಿತಾಂಶ	ವ್ಯಾಖ್ಯಾನ
ಪಾಸ್	ಪರೀಕ್ಷೆಯ ಅಡಿಯಲ್ಲಿ ಸಾಧನ (DUT) ಅನುಗುಣವಾದ ನಡವಳಿಕೆಯನ್ನು ಪ್ರದರ್ಶಿಸಲು ಗಮನಿಸಲಾಗಿದೆ.
ಕಾಮೆಂಟ್‌ಗಳೊಂದಿಗೆ ಪಾಸ್ ಮಾಡಿ	DUT ಅನುಗುಣವಾದ ನಡವಳಿಕೆಯನ್ನು ಪ್ರದರ್ಶಿಸಲು ಗಮನಿಸಲಾಗಿದೆ. ಆದಾಗ್ಯೂ, ಪರಿಸ್ಥಿತಿಯ ಹೆಚ್ಚುವರಿ ವಿವರಣೆಯನ್ನು ಸೇರಿಸಲಾಗಿದೆ (ಉದಾample: ಸಮಯದ ಮಿತಿಗಳಿಂದಾಗಿ, ಪರೀಕ್ಷೆಯ ಒಂದು ಭಾಗವನ್ನು ಮಾತ್ರ ನಡೆಸಲಾಯಿತು).

ಫಲಿತಾಂಶ	ವ್ಯಾಖ್ಯಾನ
ವಿಫಲವಾಗಿದೆ	DUT ಅನುರೂಪವಲ್ಲದ ನಡವಳಿಕೆಯನ್ನು ಪ್ರದರ್ಶಿಸಲು ಗಮನಿಸಲಾಗಿದೆ.
ಎಚ್ಚರಿಕೆ	ಶಿಫಾರಸು ಮಾಡದ ವರ್ತನೆಯನ್ನು ಪ್ರದರ್ಶಿಸಲು DUT ಅನ್ನು ಗಮನಿಸಲಾಗಿದೆ.
ಕಾಮೆಂಟ್‌ಗಳನ್ನು ನೋಡಿ	ಅವಲೋಕನಗಳಿಂದ, ಮಾನ್ಯವಾದ ಪಾಸ್ ಅಥವಾ ಫೇಲ್ ಅನ್ನು ನಿರ್ಧರಿಸಲಾಗಲಿಲ್ಲ. ಪರಿಸ್ಥಿತಿಯ ಹೆಚ್ಚುವರಿ ವಿವರಣೆಯನ್ನು ಸೇರಿಸಲಾಗಿದೆ.

ಕೆಳಗಿನ ಕೋಷ್ಟಕವು L, M, F, ಡೇಟಾ ದರದ ಮೌಲ್ಯಗಳೊಂದಿಗೆ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ಮತ್ತು TL.2 ಪರೀಕ್ಷಾ ಪ್ರಕರಣಗಳ ಫಲಿತಾಂಶಗಳನ್ನು ತೋರಿಸುತ್ತದೆ, ರುampಲಿಂಗ್ ಗಡಿಯಾರ, ಲಿಂಕ್ ಗಡಿಯಾರ ಮತ್ತು SYSREF ಆವರ್ತನಗಳು.

ಕೋಷ್ಟಕ 5. ಪರೀಕ್ಷಾ ಪ್ರಕರಣಗಳ ಫಲಿತಾಂಶ SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ಮತ್ತು TL.2

ಸಂ.	L	M	F	S	HD	E	N	NP	ಎಡಿಸಿ Sampಲಿಂಗ್ ಗಡಿಯಾರ (MHz)	FPGA ಸಾಧನ ಗಡಿಯಾರ (MHz)	FPGA ಫ್ರೇಮ್ ಗಡಿಯಾರ (MHz)	FPGA ಲಿಂಕ್ ಗಡಿಯಾರ (MHz)	ಲೇನ್ ದರ (Gbps)	ಫಲಿತಾಂಶ
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ಪಾಸ್

ಪರೀಕ್ಷಾ ಫಲಿತಾಂಶದ ಕಾಮೆಂಟ್‌ಗಳು
ಪ್ರತಿ ಪರೀಕ್ಷಾ ಪ್ರಕರಣದಲ್ಲಿ, RX JESD204C Intel FPGA IP ಸಿಂಕ್ ಹೆಡರ್ ಜೋಡಣೆ, ವಿಸ್ತೃತ ಮಲ್ಟಿಬ್ಲಾಕ್ ಜೋಡಣೆ ಮತ್ತು ಬಳಕೆದಾರರ ಡೇಟಾ ಹಂತದವರೆಗೆ ಯಶಸ್ವಿಯಾಗಿ ಸ್ಥಾಪಿಸುತ್ತದೆ.
R ನಿಂದ ಯಾವುದೇ ಡೇಟಾ ಸಮಗ್ರತೆಯ ಸಮಸ್ಯೆಯನ್ನು ಗಮನಿಸಲಾಗಿಲ್ಲamp ಮತ್ತು ಎಲ್ಲಾ ಭೌತಿಕ ಲೇನ್‌ಗಳನ್ನು ಒಳಗೊಂಡಿರುವ JESD ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳಿಗಾಗಿ PRBS ಪರೀಕ್ಷಕ, ಯಾವುದೇ ಸೈಕ್ಲಿಕ್ ರಿಡಂಡೆನ್ಸಿ ಚೆಕ್ (CRC) ಮತ್ತು ಕಮಾಂಡ್ ಪ್ಯಾರಿಟಿ ದೋಷವನ್ನು ಗಮನಿಸಲಾಗುವುದಿಲ್ಲ.
ಕೆಲವು ವಿದ್ಯುತ್ ಚಕ್ರಗಳ ಸಮಯದಲ್ಲಿ, ಪ್ಯಾರಾಮೀಟರ್ ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳೊಂದಿಗೆ ಲೇನ್ ಡೆಸ್ಕ್ಯು ದೋಷವು ಕಾಣಿಸಿಕೊಳ್ಳಬಹುದು. ಈ ದೋಷವನ್ನು ತಪ್ಪಿಸಲು, LEMC ಆಫ್‌ಸೆಟ್ ಮೌಲ್ಯಗಳನ್ನು ಪ್ರೋಗ್ರಾಮ್ ಮಾಡಬೇಕು ಅಥವಾ ನೀವು ಇದನ್ನು ಮಾಪನಾಂಕ ನಿರ್ಣಯ ಸ್ವೀಪ್ ಕಾರ್ಯವಿಧಾನದೊಂದಿಗೆ ಸ್ವಯಂಚಾಲಿತಗೊಳಿಸಬಹುದು. LEMC ಆಫ್‌ಸೆಟ್‌ನ ಕಾನೂನು ಮೌಲ್ಯಗಳ ಕುರಿತು ಹೆಚ್ಚಿನ ಮಾಹಿತಿಗಾಗಿ, F-ಟೈಲ್ JESD204C IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿಯಲ್ಲಿ RBD ಟ್ಯೂನಿಂಗ್ ಮೆಕ್ಯಾನಿಸಂ ಅನ್ನು ನೋಡಿ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
RBD ಟ್ಯೂನಿಂಗ್ ಮೆಕ್ಯಾನಿಸಂ

ಸಾರಾಂಶ
ಈ ವರದಿಯು ADC ಗಾಗಿ 204 Gbps ವರೆಗೆ AD9081/9082 (R2 ಸಿಲಿಕಾನ್) ಸಾಧನದೊಂದಿಗೆ JESD24.75C Intel FPGA IP ಮತ್ತು PHY ಎಲೆಕ್ಟ್ರಿಕಲ್ ಇಂಟರ್ಫೇಸ್‌ನ ಮೌಲ್ಯೀಕರಣವನ್ನು ತೋರಿಸುತ್ತದೆ. ಸಂಪೂರ್ಣ ಕಾನ್ಫಿಗರೇಶನ್ ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ಸೆಟಪ್ ಅನ್ನು ಎರಡು ಸಾಧನಗಳ ಪರಸ್ಪರ ಕಾರ್ಯಸಾಧ್ಯತೆ ಮತ್ತು ಕಾರ್ಯಕ್ಷಮತೆಯಲ್ಲಿ ವಿಶ್ವಾಸವನ್ನು ಒದಗಿಸಲು ತೋರಿಸಲಾಗಿದೆ.

AN 927 ಗಾಗಿ ಡಾಕ್ಯುಮೆಂಟ್ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸ: JESD204C Intel FPGA IP ಮತ್ತು ADI AD9081 MxFE* ADC ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್-ಟೈಲ್ ಸಾಧನಗಳಿಗಾಗಿ ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ

ಡಾಕ್ಯುಮೆಂಟ್ ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
2022.04.25	ಆರಂಭಿಕ ಬಿಡುಗಡೆ.

AN 876: JESD204C Intel® FPGA IP ಮತ್ತು ADI AD9081 MxFE* ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ರಿಪೋರ್ಟ್‌ಗಾಗಿ Intel® Agilex® F-Tile Devices

ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

intel JESD204C Intel FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ [ಪಿಡಿಎಫ್] ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
JESD204C Intel FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ, JESD204C, Intel FPGA IP ಮತ್ತು ADI AD9081 MxFE ADC ಇಂಟರ್‌ಆಪರೇಬಿಲಿಟಿ ವರದಿ

ಉಲ್ಲೇಖಗಳು

ಬಳಕೆದಾರ ಕೈಪಿಡಿ