JESD204C Intel FPGA IP și ADI AD9081 MxFE ADC Raport de interoperabilitate

Informații despre produs

Produsul la care se face referire în manualul de utilizare este JESD204C Intel FPGA IP. Este o componentă hardware care este utilizată împreună cu placa demonstrativă Intel Agilex I-Series F-Tile și ADI AD9081-FMCA-EBZ EVM. IP-ul este instanțiat în modul Duplex, dar este utilizată numai calea receptorului. Acesta generează un ceas de legătură de 375 MHz și un ceas de cadru de 375 MHz. Configurația hardware pentru testul de interoperabilitate ADC este prezentată în Figura 1. IP necesită ca SYSREF să fie furnizat de generatorul de ceas care generează ceasul dispozitivului IP JESD204C Intel FPGA.

Instrucțiuni de utilizare a produsului

Configurare hardware
Pentru a configura hardware-ul pentru utilizarea JESD204C Intel FPGA IP, urmați acești pași:

1. Conectați ADI AD9081-FMCA-EBZ EVM la conectorul FMC+ al plăcii demo pentru F-Tile Intel Agilex I-Series.
2. Asigurați-vă că semnalul SYSREF este furnizat de generatorul de ceas care generează ceasul dispozitivului IP JESD204C Intel FPGA.

Descrierea sistemului
Diagrama la nivel de sistem arată modul în care diferite module sunt conectate în acest design. Include placa demonstrativă Intel Agilex-I F-tile, dispozitivul Intel Agilex F-tile, RTL de nivel superior, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core și diverse ceasuri și interfețe.

Metodologia de interoperabilitate
Stratul de legătură de date al receptorului
Această zonă de testare acoperă cazurile de testare pentru alinierea antetului de sincronizare (SHA) și alinierea multibloc extinsă (EMBA). IP-ul JESD204C Intel FPGA citește registrele din stratul de legătură de date în timpul testului, le scrie în jurnal files și le verifică pentru trecerea criteriilor prin scripturile TCL.

JESD204C Raport de interoperabilitate ADC Intel® FPGA IP și ADI AD9081 MxFE* pentru dispozitivele Intel® Agilex™ F-tile

JESD204C Intel® FPGA IP este o proprietate intelectuală (IP) de interfață serială punct la punct de mare viteză.
IP-ul FPGA Intel JESD204C a fost testat hardware cu mai multe dispozitive de conversie analog-digital (ADC) compatibile cu JESD204C.
Acest raport evidențiază interoperabilitatea IP-ului Intel FPGA JESD204C cu modulul de evaluare AD9081 Mixed Signal Front End (MxFE*) (EVM) de la Analog Devices Inc. (ADI). Următoarele secțiuni descriu metodologia de verificare a hardware-ului și rezultatele testelor.

Informații conexe
Ghid de utilizare F-tile JESD204C Intel FPGA IP

Cerințe hardware și software
Testul de interoperabilitate necesită următoarele instrumente hardware și software: Hardware

• Placă demonstrativă Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) cu adaptor de alimentare de 12 V
• Dispozitive analogice (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Placă de evaluare Skywork Si5345-D (Si5345-D-EVB)
• SMA mascul la SMP mascul
• Cablu SMP tată la SMP

Software

• Versiunea software Intel Quartus® Prime Pro Edition 21.4
• AD9081_API versiunea 1.1.0 sau mai nouă (aplicație Linux, necesară pentru configurarea AD9081 EVM)

Informații conexe

• Ghidul utilizatorului pentru dezvoltarea sistemului AD9081/AD9082
• Ghidul utilizatorului pentru placa de evaluare Skyworks Si5345-D

Configurare hardware
IP-ul JESD204C Intel FPGA este instanțiat în modul Duplex, dar este utilizată numai calea receptorului. Pentru FCLK_MULP =1, WIDTH_MULP = 8, S = 1, PLL de bază generează un ceas de legătură de 375 MHz și un ceas de cadru de 375 MHz.
O placă demonstrativă Intel Agilex I-Series F-Tile este utilizată cu ADI AD9081-FMCA-EBZ EVM conectat la conectorul FMC+ al plăcii de dezvoltare. Configurarea hardware-ului pentru testul de interoperabilitate ADC este prezentată în figura Configurare hardware.- • AD9081-FMCA-EBZ EVM derivă energie de la placa demovară Intel Agilex I-Series F-Tile prin conectorul FMC+.

• Transceiver-ul F-tile și ceasurile de referință PLL de bază Intel FPGA IP JESD204C sunt furnizate de Si5345-D-EVB prin cablul SMA la SMP. Setați MUX_DIP_SW0 la înalt pe placa demovare Agilex-I F-Tile pentru a vă asigura că U22 primește CLKIN1 care este conectat la cablul SMP.
• Si5345-D-EVB oferă un ceas de referință pentru generatorul de ceas programabil HMC7044 prezent în AD9081 EVM prin cablul SMP la SMP.
• Ceasul de gestionare pentru nucleul IP JESD204C Intel FPGA este furnizat de generatorul de ceas programabil Silicon Labs Si5332 prezent pe placa demovare F-tile Intel Agilex I-Series.
• Generatorul de ceas programabil HMC7044 oferă ceasul de referință al dispozitivului AD9081. Bucla blocată în fază (PLL) prezentă în dispozitivul AD9081 generează ADC-urile doriteampling ceas de la ceasul de referință al dispozitivului.
• Pentru subclasa 1, generatorul de ceas HMC7044 generează semnalul SYSREF pentru dispozitivul AD9081 și pentru JESD204C Intel FPGA IP prin conectorul FMC+.

Nute: Intel recomandă ca SYSREF să fie furnizat de generatorul de ceas care generează ceasul dispozitivului JESD204C Intel FPGA IP.

Descrierea sistemului

Următoarea diagramă la nivel de sistem arată modul în care diferitele module sunt conectate în acest design.

Figura 2. Diagrama sistemului

Note:

1. M este numărul de convertoare.
2. S este numărul de s transmiseample per convertor per cadru.
3. WIDTH_MULP este multiplicatorul de lățime a datelor dintre stratul de aplicație și stratul de transport.
4. N este numărul de biți de conversie per convertor.
5. CS este numărul de biți de control pe conversieamples.

În această configurație, de exampla L = 8, M = 4 și F = 1, rata de date a benzilor transceiver este de 24.75 Gbps.
Si5332 OUT1 generează ceas de 100 MHz către mgmt_clk. Si5345-D-EVB generează două frecvențe de ceas, 375 MHz și 100 MHz. Frecvența de 375 MHz este furnizată multiplexorului încorporat în placa demovară Intel Agilex I-Series F-tile prin portul J19 SMA. Ceasul de ieșire al multiplexorului încorporat conduce ceasul de referință al transceiverului F-tile (refclk_xcvr) și ceasul de referință PLL de bază Intel FPGA IP JESD204C (refclk_core). 100 MHz de la Si5345-D-EVB este conectat la generatorul de ceas programabil HMC7044 prezent în AD9081 EVM ca intrare de ceas
(EXT_HMCREF).

HCM7044 generează un semnal SYSREF periodic de 11.71875 MHz prin conectorul FMC.
IP-ul JESD204C Intel FPGA este instanțiat în modul Duplex, dar este utilizată numai calea receptorului.

Metodologia de interoperabilitate
Următoarea secțiune descrie obiectivele testului, procedura și criteriile de promovare. Testul acoperă următoarele domenii:

• Stratul de legătură de date al receptorului
• Strat de transport al receptorului

Stratul de legătură de date al receptorului
Această zonă de testare acoperă cazurile de testare pentru alinierea antetului de sincronizare (SHA) și alinierea multibloc extinsă (EMBA).
La pornirea conexiunii, după resetarea receptorului, JESD204C Intel FPGA IP începe să caute fluxul antet de sincronizare care este transmis de dispozitiv. Următoarele registre din stratul de legătură de date sunt citite în timpul testului, scrise în jurnal files și verificat pentru trecerea criteriilor prin scripturile TCL.

Informații conexe
Ghid de utilizare F-tile JESD204C Intel FPGA IP

Sincronizare aliniere antet (SHA)
Tabelul 1. Cazuri de testare pentru aliniere antet de sincronizare

Caz de testare	Obiectiv	Descriere	Criterii de promovare
SHA.1	Verificați dacă Blocarea antetului de sincronizare este activată după finalizarea secvenței de resetare.	Următoarele semnale sunt citite din registre: CDR_Lock este citit din registrul rx_status3 (0x8C). SH_Locked este citit din registrul rx_status4 (0x90). jrx_sh_err_status este citit din registrul rx_err_status (0x60).	CDR_Lock și SH_LOCK ar trebui să fie ridicate, corespunzător numărului de benzi. jrx_sh_err_status ar trebui să fie  Câmpurile de biți din jrx_sh_err_status verifică sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err și cdr_locked_err.
SHA.2	Verificați starea de blocare a antetului de sincronizare după ce este atinsă blocarea antetului de sincronizare (sau în timpul fazei de aliniere extinsă a blocurilor multiple) și stabilă.	invalid_sync_header este citit pentru starea de blocare a antetului de sincronizare din registru (0x60[8]).	starea invalid_sync_header ar trebui să fie 0.

Aliniere multibloc extinsă (EMBA)

Tabelul 2. Cazuri de testare de aliniere multibloc extinse

Caz de testare		Obiectiv		Descriere		Criterii de promovare
EMBA.1		Verificați dacă Extended Multiblock Lock este activată numai după activarea Sync Header Lock.		Următoarele semnale sunt citite prin registre:		Valoarea EMB_Locked_1 ar trebui să fie egală cu 1 corespunzător fiecărei benzi. EMB_Lock_err ar trebui să fie 0.
	Caz de testare		Obiectiv		Descriere		Criterii de promovare
					EMB_Locked_1 este citit din registrul rx_status5 (0x94). EMB_Lock_err este citit din registrul rx_err_status (0x60[19]).
	EMBA.2		Verificați dacă starea Blocare multibloc extinsă este stabilă (după blocarea multibloc extinsă sau până când tamponul elastic este eliberat) împreună cu niciun bloc multiplu invalid.		invalid_eomb_eoemb este citit din registrul rx_err_status (0x60[10:9]).		invalid_eomb_eoemb ar trebui să fie „00”.
	EMBA.3		Verificați alinierea benzii.		Următoarele valori sunt citite din registre: elastic_buf_over_flow este citit din registrul rx_err_status (0x60[20]). elastic_buf_full este citit din registrul rx_status6 (0x98).		elastic_buf_over_flow ar trebui să fie 0. Valoarea elastic_buf_full ar trebui să fie egală cu 1 corespunzător fiecărei benzi.

Stratul de transport al receptorului (TL)
Pentru a verifica integritatea datelor fluxului de date de încărcare utilă prin receptor (RX) JESD204C Intel FPGA IP și stratul de transport, ADC este configurat la rampModel de testare /PRBS. ADC-ul este, de asemenea, setat să funcționeze cu aceeași configurație ca cea stabilită în JESD204C Intel FPGA IP. rampVerificatorul /PRBS din materialul FPGA verifică rampIntegritatea datelor /PRBS timp de un minut. Registrul IP RX JESD204C Intel FPGA rx_err este interogat continuu pentru valoarea zero timp de un minut.
Figura de mai jos arată configurația de testare conceptuală pentru verificarea integrității datelor.

Figura 3. Verificarea integrității datelor folosind Ramp/PRBS15 Verificator

Tabelul 3. Cazuri de testare a stratului de transport

Caz de testare	Obiectiv	Descriere	Criterii de promovare
TL.1	Verificați maparea stratului de transport a canalului de date folosind ramp model de testare.	Data_mode este setat la Ramp_mod. Următoarele semnale sunt citite prin registre: crc_err este citit din rx_err_status (0x60[14]).  jrx_patchk_data_error este citit din registrul tst_err0.	crc_err ar trebui să fie scăzut pentru a trece. jrx_patchk_data_error ar trebui să fie scăzut.
TL.2	Verificați maparea stratului de transport a canalului de date folosind modelul de testare PRBS15.	Data_mode este setat la prbs_mode. Următoarele valori sunt citite din registre: crc_err este citit din rx_err_status (0x60[14]). jrx_patchk_data_error este citit din registrul tst_err0.	crc_err ar trebui să fie scăzut pentru a trece. jrx_patchk_data_error ar trebui să fie scăzut.

JESD204C Configurații Intel FPGA IP și ADC
Parametrii IP FPGA Intel JESD204C (L, M și F) din această verificare hardware sunt acceptați nativ de dispozitivul AD9081. Rata de date a transceiverului, sampceasul ling și alți parametri JESD204C respectă condițiile de funcționare AD908D1.
Testarea de verificare hardware implementează IP-ul FPGA Intel JESD204C cu următoarea configurație a parametrilor.

Setare globală pentru toate configurațiile:

• E = 1
• CF = 0
• CS = 0
• Subclasa = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Ceas de gestionare FPGA (MHz) = 100

Rezultatele testelor
Următorul tabel conține rezultatele posibile și definiția acestora.

Tabelul 4. Definiția rezultatelor

Rezultat	Definiţie
PASA	S-a observat că dispozitivul în curs de testare (DUT) prezintă un comportament conform.
PASS cu comentarii	S-a observat că DUT prezintă un comportament conform. Cu toate acestea, este inclusă o explicație suplimentară a situației (example: din cauza limitărilor de timp, doar o parte a testării a fost efectuată).

Rezultat	Definiţie
FAIL	S-a observat că DUT prezintă un comportament neconform.
Avertizare	S-a observat că DUT prezintă un comportament care nu este recomandat.
Consultați comentarii	Din observații, nu s-a putut determina o trecere sau un eșec valid. Este inclusă o explicație suplimentară a situației.

Următorul tabel prezintă rezultatele pentru cazurile de testare SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 și TL.2 cu valorile respective de L, M, F, rata de date, sampling clock, link clock și frecvențele SYSREF.

Tabelul 5. Rezultat pentru cazurile de testare SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 și TL.2

Nu.	L	M	F	S	HD	E	N	NP	ADC SampCeas ling (MHz)	Ceas dispozitiv FPGA (MHz)	FPGA Ceas cadru (MHz)	FPGA Ceas de legătură (MHz)	Rata de bandă (Gbps)	Rezultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pasa

Comentarii despre rezultatul testului
În fiecare caz de testare, IP-ul RX JESD204C Intel FPGA stabilește cu succes alinierea antetului de sincronizare, alinierea extinsă a blocurilor multiple și până la faza datelor utilizatorului.
Nicio problemă de integritate a datelor nu este observată de Ramp și verificatorul PRBS pentru configurațiile JESD care acoperă toate benzile fizice, de asemenea, nu se observă nicio verificare a redundanței ciclice (CRC) și eroare de paritate a comenzii.
În timpul anumitor cicluri de alimentare, poate apărea o eroare de declinare a benzii de rulare cu configurațiile parametrilor. Pentru a evita această eroare, valorile offset-ului LEMC trebuie programate sau puteți automatiza acest lucru cu procedura de calibrare. Pentru mai multe informații despre valorile legale ale offset-ului LEMC, consultați Mecanismul de reglare RBD din Ghidul utilizatorului IP JESD204C F-tile.

Informații conexe
Mecanism de reglare RBD

Rezumat
Acest raport arată validarea interfeței electrice JESD204C Intel FPGA IP și PHY cu dispozitivul AD9081/9082 (R2 Silicon) până la 24.75 Gbps pentru ADC. Se arată că configurația completă și configurația hardware oferă încredere în interoperabilitatea și performanța celor două dispozitive.

Istoricul revizuirilor documentului pentru AN 927: JESD204C Intel FPGA IP și ADI AD9081 MxFE* Raport de interoperabilitate ADC pentru dispozitivele Intel Agilex F-Tile

Versiunea documentului	Schimbări
2022.04.25	Lansare inițială.

AN 876: JESD204C Intel® FPGA IP și ADI AD9081 MxFE* Raport de interoperabilitate ADC pentru dispozitivele Intel® Agilex® F-Tile

Documente/Resurse

Intel JESD204C Intel FPGA IP și ADI AD9081 MxFE ADC Raport de interoperabilitate [pdfGhid de utilizare JESD204C Intel FPGA IP și ADI AD9081 MxFE ADC Raport de interoperabilitate, JESD204C, Intel FPGA IP și ADI AD9081 MxFE ADC Raport de interoperabilitate

Referințe

• Manual de utilizare