JESD204C Intel FPGA IP និង ADI AD9081 MxFE ADC របាយការណ៍អន្តរប្រតិបត្តិការ

ព័ត៌មានអំពីផលិតផល

ផលិតផលដែលបានយោងនៅក្នុងសៀវភៅណែនាំអ្នកប្រើប្រាស់គឺ JESD204C Intel FPGA IP ។ វាគឺជាសមាសធាតុផ្នែករឹងដែលត្រូវបានប្រើក្នុងការភ្ជាប់ជាមួយ Intel Agilex I-Series F-Tile Demo Board និង ADI AD9081-FMCA-EBZ EVM ។ IP ត្រូវបានធ្វើភ្លាមៗនៅក្នុងរបៀប Duplex ប៉ុន្តែមានតែផ្លូវអ្នកទទួលប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់។ វាបង្កើតនាឡិកាភ្ជាប់ 375 MHz និងនាឡិកាស៊ុម 375 MHz ។ ការដំឡើងផ្នែករឹងសម្រាប់ការធ្វើតេស្តអន្តរប្រតិបត្តិការរបស់ ADC ត្រូវបានបង្ហាញក្នុងរូបភាពទី 1 ។ IP តម្រូវឱ្យ SYSREF ត្រូវបានផ្តល់ដោយម៉ាស៊ីនភ្លើងនាឡិកាដែលផ្តល់ប្រភពនាឡិកាឧបករណ៍ IP របស់ JESD204C Intel FPGA ។

ការណែនាំអំពីការប្រើប្រាស់ផលិតផល

ការដំឡើងផ្នែករឹង
ដើម្បីដំឡើងផ្នែករឹងសម្រាប់ប្រើ JESD204C Intel FPGA IP សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. ភ្ជាប់ ADI AD9081-FMCA-EBZ EVM ទៅឧបករណ៍ភ្ជាប់ FMC+ នៃ Intel Agilex I-Series F-Tile Demo Board។
2. ត្រូវប្រាកដថាសញ្ញា SYSREF ត្រូវបានផ្តល់ដោយម៉ាស៊ីនបង្កើតនាឡិកាដែលប្រភពនាឡិកាឧបករណ៍ JESD204C Intel FPGA IP ។

ការពិពណ៌នាប្រព័ន្ធ
ដ្យាក្រាមកម្រិតប្រព័ន្ធបង្ហាញពីរបៀបដែលម៉ូឌុលផ្សេងគ្នាត្រូវបានភ្ជាប់នៅក្នុងការរចនានេះ។ វារួមបញ្ចូលទាំង Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core និងនាឡិកា និងចំណុចប្រទាក់ផ្សេងៗ។

វិធីសាស្រ្តអន្តរប្រតិបត្តិការ
ស្រទាប់តំណភ្ជាប់ទិន្នន័យអ្នកទទួល
តំបន់សាកល្បងនេះគ្របដណ្តប់លើករណីសាកល្បងសម្រាប់ការតម្រឹមបឋមកថាសមកាលកម្ម (SHA) និងការតម្រឹមប្លុកច្រើនដែលបានពង្រីក (EMBA) ។ JESD204C Intel FPGA IP អានការចុះឈ្មោះពីស្រទាប់តំណទិន្នន័យកំឡុងពេលធ្វើតេស្ត សរសេរពួកវាទៅក្នុងកំណត់ហេតុ files និងផ្ទៀងផ្ទាត់ពួកវាសម្រាប់ការឆ្លងកាត់លក្ខណៈវិនិច្ឆ័យតាមរយៈស្គ្រីប TCL ។

JESD204C Intel® FPGA IP និង ADI AD9081 MxFE* ADC Interoperability Report for Intel® Agilex™ F-tile Devices

JESD204C Intel® FPGA IP គឺជាកម្មសិទ្ធិបញ្ញាចំណុចប្រទាក់សៀរៀលដែលមានល្បឿនលឿន (IP)។
JESD204C Intel FPGA IP ត្រូវបានសាកល្បងផ្នែករឹងជាមួយនឹងឧបករណ៍បំប្លែងអាណាឡូកទៅឌីជីថល (ADC) ដែលបានជ្រើសរើសមួយចំនួន។
របាយការណ៍នេះរំលេចនូវអន្តរប្រតិបត្តិការនៃ JESD204C Intel FPGA IP ជាមួយនឹងម៉ូឌុលវាយតម្លៃ AD9081 Mixed Signal Front End (MxFE*) (EVM) ពី Analog Devices Inc. (ADI)។ ផ្នែកខាងក្រោមពិពណ៌នាអំពីវិធីសាស្ត្រពិនិត្យចេញផ្នែករឹង និងលទ្ធផលតេស្ត។

ព័ត៌មានពាក់ព័ន្ធ
F-tile JESD204C Intel FPGA មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP

តម្រូវការផ្នែករឹង និងកម្មវិធី
ការធ្វើតេស្តអន្តរប្រតិបត្តិការទាមទារឧបករណ៍ផ្នែករឹង និងសូហ្វវែរខាងក្រោម៖ ហាតវែរ

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) ជាមួយនឹងអាដាប់ទ័រថាមពល 12V
• ឧបករណ៍អាណាឡូក (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• ក្រុមប្រឹក្សាវាយតម្លៃ Skywork Si5345-D (Si5345-D-EVB)
• SMA បុរស ទៅ SMP បុរស
• SMP បុរសទៅខ្សែ SMP

កម្មវិធី

• កម្មវិធី Intel Quartus® Prime Pro Edition កំណែ 21.4
• AD9081_API កំណែ 1.1.0 ឬថ្មីជាងនេះ (កម្មវិធីលីនុច ទាមទារសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ AD9081 EVM)

ព័ត៌មានពាក់ព័ន្ធ

• AD9081/AD9082 សៀវភៅណែនាំអ្នកប្រើប្រាស់អភិវឌ្ឍន៍ប្រព័ន្ធ
• មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ក្រុមប្រឹក្សាវាយតម្លៃ Skyworks Si5345-D

ការដំឡើងផ្នែករឹង
JESD204C Intel FPGA IP ត្រូវបានធ្វើភ្លាមៗនៅក្នុងរបៀប Duplex ប៉ុន្តែមានតែផ្លូវអ្នកទទួលប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់។ សម្រាប់ FCLK_MULP=1, WIDTH_MULP=8, S=1 ស្នូល PLL បង្កើតនាឡិកាភ្ជាប់ 375 MHz និងនាឡិកាស៊ុម 375 MHz ។
Intel Agilex I-Series F-Tile Demo Board ត្រូវបានប្រើជាមួយ ADI AD9081-FMCA-EBZ EVM ដែលភ្ជាប់ទៅឧបករណ៍ភ្ជាប់ FMC+ នៃក្រុមប្រឹក្សាអភិវឌ្ឍន៍។ ការដំឡើងផ្នែករឹងសម្រាប់ការធ្វើតេស្តអន្តរប្រតិបត្តិការរបស់ ADC ត្រូវបានបង្ហាញនៅក្នុងរូបភាពដំឡើងផ្នែករឹង។- • AD9081-FMCA-EBZ EVM ទទួលបានថាមពលពី Intel Agilex I-Series F-Tile Demo Board តាមរយៈឧបករណ៍ភ្ជាប់ FMC+ ។

• ឧបករណ៍បញ្ជូនសញ្ញា F-tile និងនាឡិកាយោង JESD204C Intel FPGA IP core PLL ត្រូវបានផ្គត់ផ្គង់ដោយ Si5345-D-EVB តាមរយៈខ្សែ SMA ទៅ SMP ។ កំណត់ MUX_DIP_SW0 ឱ្យខ្ពស់នៅលើ Agilex-I F-Tile Demo Board ដើម្បីធានាថា U22 កំពុងយក CLKIN1 ដែលភ្ជាប់ទៅខ្សែ SMP ។
• Si5345-D-EVB ផ្តល់នាឡិកាយោងទៅម៉ាស៊ីនភ្លើងនាឡិកាដែលអាចសរសេរកម្មវិធីបាន HMC7044 ដែលមានវត្តមាននៅក្នុង AD9081 EVM តាមរយៈខ្សែ SMP ទៅ ​​SMP ។
• នាឡិកាគ្រប់គ្រងសម្រាប់ JESD204C Intel FPGA IP core ត្រូវបានផ្គត់ផ្គង់ដោយ Silicon Labs Si5332 ម៉ាស៊ីនបង្កើតនាឡិកាដែលមាននៅក្នុង Intel Agilex I-Series F-tile Demo Board ។
• ម៉ាស៊ីនបង្កើតនាឡិកាដែលអាចសរសេរកម្មវិធីបាន HMC7044 ផ្តល់នូវនាឡិកាយោងឧបករណ៍ AD9081 ។ រង្វិលជុំចាក់សោដំណាក់កាល (PLL) ដែលមានវត្តមាននៅក្នុងឧបករណ៍ AD9081 បង្កើត ADC ដែលចង់បានampលីងនាឡិកាពីនាឡិកាយោងឧបករណ៍។
• សម្រាប់ Subclass 1 ឧបករណ៍បង្កើតនាឡិកា HMC7044 បង្កើតសញ្ញា SYSREF សម្រាប់ឧបករណ៍ AD9081 និងសម្រាប់ JESD204C Intel FPGA IP តាមរយៈឧបករណ៍ភ្ជាប់ FMC+ ។

ទេtអ៊ី៖ ក្រុមហ៊ុន Intel ណែនាំ SYSREF ដែលត្រូវបានផ្តល់ដោយម៉ាស៊ីនភ្លើងនាឡិកាដែលផ្តល់ប្រភពនាឡិកាឧបករណ៍ IP របស់ JESD204C Intel FPGA ។

ការពិពណ៌នាប្រព័ន្ធ

ដ្យាក្រាមកម្រិតប្រព័ន្ធខាងក្រោមបង្ហាញពីរបៀបដែលម៉ូឌុលផ្សេងគ្នាត្រូវបានភ្ជាប់នៅក្នុងការរចនានេះ។

រូបភាពទី 2 ។ ដ្យាក្រាមប្រព័ន្ធ

កំណត់ចំណាំ:

1. M គឺជាចំនួនឧបករណ៍បំប្លែង។
2. S គឺជាចំនួននៃការបញ្ជូន samples per converter per frame ។
3. WIDTH_MULP គឺជាមេគុណទទឹងទិន្នន័យរវាងស្រទាប់កម្មវិធី និងស្រទាប់ដឹកជញ្ជូន។
4. N គឺជាចំនួននៃការបំប្លែងប៊ីតក្នុងមួយកម្មវិធីបំប្លែង។
5. CS គឺជាចំនួននៃប៊ីតវត្ថុបញ្ជាក្នុងមួយការបំប្លែង samples ។

នៅក្នុងការរៀបចំនេះ ឧample L = 8, M = 4, និង F = 1, អត្រាទិន្នន័យនៃ transceiver lanes គឺ 24.75 Gbps ។
Si5332 OUT1 បង្កើត 100 MHz នាឡិកាទៅ mgmt_clk ។ Si5345-D-EVB បង្កើតប្រេកង់នាឡិកាពីរគឺ 375 MHz និង 100 MHz ។ 375 MHz ត្រូវបានផ្គត់ផ្គង់ទៅឱ្យឧបករណ៍ពហុគុណដែលបានបង្កប់នៅក្នុង Intel Agilex I-Series F-tile Demo Board តាមរយៈច្រក J19 SMA ។ នាឡិកាលទ្ធផលនៃ Multiplexer ដែលបានបង្កប់ ជំរុញនាឡិកាយោង F-tile transceiver (refclk_xcvr) និង JESD204C Intel FPGA IP core PLL នាឡិកាយោង (refclk_core) ។ 100 MHz ពី Si5345-D-EVB ត្រូវបានភ្ជាប់ទៅម៉ាស៊ីនភ្លើងនាឡិកាដែលអាចសរសេរកម្មវិធីបាន HMC7044 ដែលមានវត្តមាននៅក្នុង AD9081 EVM ជាការបញ្ចូលនាឡិកា
(EXT_HMCREF) ។

HCM7044 បង្កើតសញ្ញា SYSREF តាមកាលកំណត់នៃ 11.71875 MHz តាមរយៈ FMC Connector ។
JESD204C Intel FPGA IP ត្រូវបានធ្វើភ្លាមៗនៅក្នុងរបៀប Duplex ប៉ុន្តែមានតែផ្លូវអ្នកទទួលប៉ុណ្ណោះដែលត្រូវបានប្រើប្រាស់។

វិធីសាស្រ្តអន្តរប្រតិបត្តិការ
ផ្នែកខាងក្រោមពិពណ៌នាអំពីគោលបំណង នីតិវិធី និងលក្ខណៈវិនិច្ឆ័យនៃការប្រឡង។ ការធ្វើតេស្តនេះគ្របដណ្តប់លើផ្នែកដូចខាងក្រោមៈ

• ស្រទាប់តំណទិន្នន័យអ្នកទទួល
• ស្រទាប់ដឹកជញ្ជូនអ្នកទទួល

ស្រទាប់តំណភ្ជាប់ទិន្នន័យអ្នកទទួល
តំបន់សាកល្បងនេះគ្របដណ្តប់លើករណីសាកល្បងសម្រាប់ការតម្រឹមបឋមកថាសមកាលកម្ម (SHA) និងការតម្រឹមប្លុកច្រើនដែលបានពង្រីក (EMBA) ។
នៅពេលចាប់ផ្តើមតំណ បន្ទាប់ពីការកំណត់អ្នកទទួលឡើងវិញ JESD204C Intel FPGA IP ចាប់ផ្តើមស្វែងរកស្ទ្រីមបឋមកថាសមកាលកម្មដែលត្រូវបានបញ្ជូនដោយឧបករណ៍។ ការចុះឈ្មោះខាងក្រោមពីស្រទាប់តំណទិន្នន័យត្រូវបានអានកំឡុងពេលធ្វើតេស្ត ដោយសរសេរទៅក្នុងកំណត់ហេតុ files និងបានផ្ទៀងផ្ទាត់សម្រាប់ការឆ្លងកាត់លក្ខណៈវិនិច្ឆ័យតាមរយៈស្គ្រីប TCL ។

ព័ត៌មានពាក់ព័ន្ធ
F-tile JESD204C Intel FPGA មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP

ការតម្រឹមបឋមកថាសមកាលកម្ម (SHA)
តារាងទី 1. ករណីសាកល្បងតម្រឹមបឋមកថាសមកាលកម្ម

ករណីសាកល្បង	កម្មវត្ថុ	ការពិពណ៌នា	លក្ខណៈវិនិច្ឆ័យឆ្លងកាត់
SHA.1	ពិនិត្យមើលថាតើការចាក់សោបឋមកថាសមកាលកម្មត្រូវបានអះអាងបន្ទាប់ពីការបញ្ចប់នៃលំដាប់កំណត់ឡើងវិញ។	សញ្ញាខាងក្រោមត្រូវបានអានពីការចុះឈ្មោះ៖ CDR_Lock ត្រូវបានអានពីការចុះឈ្មោះ rx_status3 (0x8C) ។ SH_Locked ត្រូវបានអានពីការចុះឈ្មោះ rx_status4 (0x90) ។ jrx_sh_err_status ត្រូវបានអានពីការចុះឈ្មោះ rx_err_status (0x60) ។	CDR_Lock និង SH_LOCK គួរ​តែ​ត្រូវ​បាន​អះអាង​ថា​ខ្ពស់​ត្រូវ​គ្នា​នឹង​ចំនួន​ផ្លូវ​។ jrx_sh_err_status គួរតែជា  វាលប៊ីតនៅក្នុង jrx_sh_err_status ពិនិត្យមើល sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err និង cdr_locked_err ។
SHA.2	ពិនិត្យមើលស្ថានភាពនៃការចាក់សោបឋមកថាសមកាលកម្មបន្ទាប់ពីការចាក់សោបឋមកថាសមកាលកម្មត្រូវបានសម្រេច (ឬក្នុងកំឡុងដំណាក់កាលពង្រីកការតម្រឹមប្លុកច្រើន) និងមានស្ថេរភាព។	invalid_sync_header ត្រូវបានអានសម្រាប់ស្ថានភាពចាក់សោបឋមកថាសមកាលកម្មពីការចុះឈ្មោះ (0x60[8]) ។	ស្ថានភាព invalid_sync_header គួរតែមាន 0 ។

ការតម្រឹមប្លុកច្រើនដែលបានពង្រីក (EMBA)

តារាង 2. ករណីសាកល្បងការតម្រឹមប្លុកច្រើនដែលបានពង្រីក

ករណីសាកល្បង		កម្មវត្ថុ		ការពិពណ៌នា		លក្ខណៈវិនិច្ឆ័យឆ្លងកាត់
EMBA.១		ពិនិត្យមើលថាតើការចាក់សោ Multiblock បន្ថែមត្រូវបានអះអាងបន្ទាប់ពីការអះអាងនៃការចាក់សោបឋមកថាសមកាលកម្ម។		សញ្ញាខាងក្រោមត្រូវបានអានតាមរយៈការចុះឈ្មោះ៖		តម្លៃ EMB_Locked_1 គួរតែស្មើនឹង 1 ដែលត្រូវគ្នាទៅនឹងផ្លូវនីមួយៗ។ EMB_Lock_err គួរតែជា 0 ។
	ករណីសាកល្បង		កម្មវត្ថុ		ការពិពណ៌នា		លក្ខណៈវិនិច្ឆ័យឆ្លងកាត់
					EMB_Locked_1 ត្រូវបានអានពីការចុះឈ្មោះ rx_status5 (0x94) ។ EMB_Lock_err ត្រូវបានអានពីការចុះឈ្មោះ rx_err_status (0x60[19]) ។
	EMBA.១		ពិនិត្យមើលថាតើស្ថានភាពការចាក់សោពហុប្លុកបន្ថែមមានស្ថេរភាពដែរឬទេ (បន្ទាប់ពីបានពង្រីកការចាក់សោពហុប្លុក ឬរហូតដល់សតិបណ្ដោះអាសន្នយឺតត្រូវបានបញ្ចេញ) រួមជាមួយនឹងគ្មានប្លុកច្រើនមិនត្រឹមត្រូវ។		invalid_eomb_eoemb ត្រូវបានអានពីការចុះឈ្មោះ rx_err_status (0x60[10:9]) ។		invalid_eomb_eoemb គួរតែជា “00” ។
	EMBA.១		ពិនិត្យមើលការតម្រឹមផ្លូវ។		តម្លៃខាងក្រោមត្រូវបានអានពីការចុះឈ្មោះ៖ elastic_buf_over_flow ត្រូវបានអានពីការចុះឈ្មោះ rx_err_status (0x60[20]) ។ elastic_buf_full ត្រូវបានអានពីការចុះឈ្មោះ rx_status6 (0x98) ។		elastic_buf_over_flow គួរតែជា 0 ។ តម្លៃ elastic_buf_full គួរតែស្មើនឹង 1 ដែលត្រូវគ្នាទៅនឹងផ្លូវនីមួយៗ។

ស្រទាប់ដឹកជញ្ជូនអ្នកទទួល (TL)
ដើម្បីពិនិត្យមើលភាពត្រឹមត្រូវនៃទិន្នន័យនៃស្ទ្រីមទិន្នន័យបន្ទុកតាមរយៈអ្នកទទួល (RX) JESD204C Intel FPGA IP និងស្រទាប់ដឹកជញ្ជូន ADC ត្រូវបានកំណត់រចនាសម្ព័ន្ធទៅជា ramp/ PRBS គំរូសាកល្បង។ ADC ក៏ត្រូវបានកំណត់ឱ្យដំណើរការជាមួយនឹងការកំណត់ដូចគ្នាដូចដែលបានកំណត់នៅក្នុង JESD204C Intel FPGA IP ។ រampអ្នកត្រួតពិនិត្យ /PRBS នៅក្នុងក្រណាត់ FPGA ពិនិត្យមើល rampភាពត្រឹមត្រូវនៃទិន្នន័យ / PRBS សម្រាប់មួយនាទី។ RX JESD204C Intel FPGA IP register rx_err ត្រូវបានស្ទង់មតិជាបន្តបន្ទាប់សម្រាប់តម្លៃសូន្យក្នុងរយៈពេលមួយនាទី។
រូបខាងក្រោមបង្ហាញពីការរៀបចំតេស្តគំនិតសម្រាប់ការត្រួតពិនិត្យភាពត្រឹមត្រូវនៃទិន្នន័យ។

រូបភាពទី 3. ការត្រួតពិនិត្យភាពត្រឹមត្រូវនៃទិន្នន័យដោយប្រើ Ramp/ PRBS15 អ្នកត្រួតពិនិត្យ

តារាងទី 3. ករណីធ្វើតេស្តស្រទាប់ដឹកជញ្ជូន

ករណីសាកល្បង	កម្មវត្ថុ	ការពិពណ៌នា	លក្ខណៈវិនិច្ឆ័យឆ្លងកាត់
TL.1	ពិនិត្យមើលការគូសផែនទីស្រទាប់ដឹកជញ្ជូននៃឆានែលទិន្នន័យដោយប្រើ ramp គំរូសាកល្បង។	Data_mode ត្រូវបានកំណត់ទៅ Ramp_របៀប។ សញ្ញាខាងក្រោមត្រូវបានអានតាមរយៈការចុះឈ្មោះ៖ crc_err ត្រូវបានអានពី rx_err_status (0x60[14]) ។  jrx_patchk_data_error ត្រូវបានអានពីការចុះឈ្មោះ tst_err0 ។	crc_err គួរតែទាបដើម្បីឆ្លងកាត់។ jrx_patchk_data_error គួរតែទាប។
TL.2	ពិនិត្យមើលការគូសផែនទីស្រទាប់ដឹកជញ្ជូននៃឆានែលទិន្នន័យដោយប្រើគំរូតេស្ត PRBS15 ។	Data_mode ត្រូវបានកំណត់ទៅជា prbs_mode ។ តម្លៃខាងក្រោមត្រូវបានអានពីការចុះឈ្មោះ៖ crc_err ត្រូវបានអានពី rx_err_status (0x60[14]) ។ jrx_patchk_data_error ត្រូវបានអានពីការចុះឈ្មោះ tst_err0 ។	crc_err គួរតែទាបដើម្បីឆ្លងកាត់។ jrx_patchk_data_error គួរតែទាប។

JESD204C Intel FPGA IP និងការកំណត់រចនាសម្ព័ន្ធ ADC
ប៉ារ៉ាម៉ែត្រ JESD204C Intel FPGA IP (L, M, និង F) ក្នុងការត្រួតពិនិត្យផ្នែករឹងនេះត្រូវបានគាំទ្រដោយឧបករណ៍ AD9081។ អត្រាទិន្នន័យឧបករណ៍បញ្ជូន, sampនាឡិកាលីង និងប៉ារ៉ាម៉ែត្រ JESD204C ផ្សេងទៀតអនុលោមតាមលក្ខខណ្ឌប្រតិបត្តិការ AD908D1 ។
ការធ្វើតេស្តពិនិត្យចេញផ្នែករឹងអនុវត្ត JESD204C Intel FPGA IP ជាមួយនឹងការកំណត់រចនាសម្ព័ន្ធដូចខាងក្រោម។

ការកំណត់សកលសម្រាប់ការកំណត់រចនាសម្ព័ន្ធទាំងអស់៖

• អ៊ី = 1
• CF = 0
• CS = 0
• ថ្នាក់រង = ១
• FCLK_MULP = ១
• WIDTH_MULP = ៨
• SH_CONFIG = CRC-12
• នាឡិកាគ្រប់គ្រង FPGA (MHz) = 100

លទ្ធផលតេស្ត
តារាងខាងក្រោមមានលទ្ធផលដែលអាចកើតមាន និងនិយមន័យរបស់វា។

តារាង 4. និយមន័យលទ្ធផល

លទ្ធផល	និយមន័យ
ឆ្លងកាត់	ឧបករណ៍ស្ថិតនៅក្រោមការសាកល្បង (DUT) ត្រូវបានគេសង្កេតឃើញដើម្បីបង្ហាញអាកប្បកិរិយាស្របគ្នា។
ឆ្លងកាត់ជាមួយមតិយោបល់	DUT ត្រូវបានគេសង្កេតឃើញដើម្បីបង្ហាញអាកប្បកិរិយាស្របគ្នា។ ទោះយ៉ាងណាក៏ដោយ ការពន្យល់បន្ថែមអំពីស្ថានភាពត្រូវបានរួមបញ្ចូល (ឧample: ដោយសារតែពេលវេលាកំណត់ មានតែផ្នែកមួយនៃការធ្វើតេស្តប៉ុណ្ណោះដែលត្រូវបានអនុវត្ត)។

លទ្ធផល	និយមន័យ
បរាជ័យ	DUT ត្រូវបានគេសង្កេតឃើញដើម្បីបង្ហាញអាកប្បកិរិយាមិនអនុលោមតាម។
ការព្រមាន	DUT ត្រូវបានគេសង្កេតឃើញដើម្បីបង្ហាញអាកប្បកិរិយាដែលមិនត្រូវបានណែនាំ។
យោងទៅមតិ	តាមការសង្កេត មិនអាចកំណត់បានថា ឆ្លងកាត់ត្រឹមត្រូវ ឬបរាជ័យនោះទេ។ ការពន្យល់បន្ថែមអំពីស្ថានភាពត្រូវបានរួមបញ្ចូល។

តារាងខាងក្រោមបង្ហាញលទ្ធផលសម្រាប់ករណីសាកល្បង SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, និង TL.2 ជាមួយនឹងតម្លៃរៀងគ្នានៃ L, M, F, អត្រាទិន្នន័យ, សampលីងនាឡិកា នាឡិកាភ្ជាប់ និងប្រេកង់ SYSREF ។

តារាង 5. លទ្ធផលសម្រាប់ករណីសាកល្បង SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, និង TL.2

ទេ	L	M	F	S	HD	E	N	NP	ADC Sampនាឡិកាលីង (MHz)	នាឡិកាឧបករណ៍ FPGA (MHz)	FPGA នាឡិកាស៊ុម (MHz)	FPGA នាឡិកាភ្ជាប់ (MHz)	អត្រាផ្លូវ (Gbps)	លទ្ធផល
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	ឆ្លងកាត់

មតិយោបល់លទ្ធផលតេស្ត
ក្នុងករណីសាកល្បងនីមួយៗ RX JESD204C Intel FPGA IP បង្កើតការតម្រឹមបឋមកថាសមកាលកម្មដោយជោគជ័យ ការពង្រីកការតម្រឹមប្លុកច្រើន និងរហូតដល់ដំណាក់កាលទិន្នន័យអ្នកប្រើប្រាស់។
គ្មានបញ្ហាសុវត្ថិភាពទិន្នន័យត្រូវបានអង្កេតដោយ Ramp និងអ្នកត្រួតពិនិត្យ PRBS សម្រាប់ការកំណត់រចនាសម្ព័ន្ធ JESD គ្របដណ្តប់ផ្លូវជាក់ស្តែងទាំងអស់ ហើយក៏មិនមានការត្រួតពិនិត្យការត្រួតស៊ីគ្នាជារង្វង់ (CRC) និងកំហុសស្មើគ្នានៃពាក្យបញ្ជាត្រូវបានអង្កេត។
កំឡុងពេលវដ្តថាមពលជាក់លាក់ កំហុសរបស់ Lane deskew អាចលេចឡើងជាមួយនឹងការកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាម៉ែត្រ។ ដើម្បីជៀសវាងកំហុសឆ្គងនេះ តម្លៃអុហ្វសិត LEMC គួរតែត្រូវបានរៀបចំកម្មវិធី ឬអ្នកអាចធ្វើស្វ័យប្រវត្តិកម្មនេះជាមួយនឹងនីតិវិធីក្រិតតាមខ្នាត។ សម្រាប់ព័ត៌មានបន្ថែមអំពីតម្លៃផ្លូវច្បាប់នៃអុហ្វសិត LEMC សូមមើលយន្តការលៃតម្រូវ RBD នៅក្នុង F-tile JESD204C IP User Guide ។

ព័ត៌មានពាក់ព័ន្ធ
យន្តការលៃតម្រូវ RBD

សង្ខេប
របាយការណ៍នេះបង្ហាញពីសុពលភាពនៃ JESD204C Intel FPGA IP និងចំណុចប្រទាក់អគ្គិសនី PHY ជាមួយនឹងឧបករណ៍ AD9081/9082 (R2 Silicon) រហូតដល់ 24.75 Gbps សម្រាប់ ADC ។ ការកំណត់រចនាសម្ព័ន្ធពេញលេញ និងការដំឡើងផ្នែករឹងត្រូវបានបង្ហាញដើម្បីផ្តល់នូវទំនុកចិត្តលើអន្តរប្រតិបត្តិការ និងដំណើរការនៃឧបករណ៍ទាំងពីរ។

ប្រវត្តិកែប្រែឯកសារសម្រាប់ AN 927: JESD204C Intel FPGA IP និង ADI AD9081 MxFE* ADC របាយការណ៍អន្តរប្រតិបត្តិការសម្រាប់ឧបករណ៍ Intel Agilex F-Tile

កំណែឯកសារ	ការផ្លាស់ប្តូរ
2022.04.25	ការចេញផ្សាយដំបូង។

AN 876៖ JESD204C Intel® FPGA IP និង ADI AD9081 MxFE* ADC របាយការណ៍អន្តរប្រតិបត្តិការសម្រាប់ឧបករណ៍ Intel® Agilex® F-Tile

ឯកសារ/ធនធាន

របាយការណ៍អន្តរប្រតិបត្តិការ Intel JESD204C Intel FPGA និង ADI AD9081 MxFE ADC [pdf] ការណែនាំអ្នកប្រើប្រាស់ JESD204C Intel FPGA IP និង ADI AD9081 MxFE ADC របាយការណ៍អន្តរប្រតិបត្តិការ, JESD204C, Intel FPGA IP និង ADI AD9081 MxFE ADC របាយការណ៍អន្តរប្រតិបត្តិការ

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់