JESD204C Intel FPGA IP u ADI AD9081 MxFE ADC Rapport dwar l-Interoperabbiltà

Informazzjoni dwar il-Prodott

Il-prodott imsemmi fil-manwal tal-utent huwa l-JESD204C Intel FPGA IP. Huwa komponent tal-ħardwer li jintuża flimkien mal-Intel Agilex I-Series F-Tile Demo Board u l-ADI AD9081-FMCA-EBZ EVM. L-IP huwa instanzjat fil-modalità Duplex iżda biss il-mogħdija tar-riċevitur hija utilizzata. Jiġġenera arloġġ ta' konnessjoni ta' 375 MHz u arloġġ ta' qafas ta' 375 MHz. Is-setup tal-ħardwer għat-test tal-interoperabbiltà ADC jidher fil-Figura 1. L-IP jeħtieġ li SYSREF jiġi pprovdut mill-ġeneratur tal-arloġġ li jġib l-arloġġ tal-apparat JESD204C Intel FPGA IP.

Istruzzjonijiet għall-Użu tal-Prodott

Setup tal-Hardware
Biex twaqqaf il-ħardwer għall-użu tal-JESD204C Intel FPGA IP, segwi dawn il-passi:

1. Qabbad l-ADI AD9081-FMCA-EBZ EVM mal-konnettur FMC+ tal-Bord tad-Demo Intel Agilex I-Series F-Tile.
2. Żgura li s-sinjal SYSREF jiġi pprovdut mill-ġeneratur tal-arloġġ li jġib l-arloġġ tal-apparat JESD204C Intel FPGA IP.

Deskrizzjoni tas-Sistema
Id-dijagramma fil-livell tas-sistema turi kif moduli differenti huma konnessi f'dan id-disinn. Jinkludi l-Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, u diversi arloġġi u interfaces.

Metodoloġija ta' Interoperabbiltà
Riċevitur Dejta Link Saff
Din iż-żona tat-test tkopri l-każijiet tat-test għall-allinjament tal-header tas-sinkronizzazzjoni (SHA) u l-allinjament multiblock estiż (EMBA). Il-JESD204C Intel FPGA IP jaqra reġistri mis-saff tal-link tad-dejta matul it-test, jiktebhom fil-log files, u jivverifikahom biex jgħaddu kriterji permezz ta 'skripts TCL.

JESD204C Intel® FPGA IP u ADI AD9081 MxFE* ADC Interoperability Report għal Intel® Agilex™ F-tile Devices

Il-JESD204C Intel® FPGA IP hija proprjetà intellettwali (IP) ta 'interface serjali minn punt għal punt ta' veloċità għolja.
Il-JESD204C Intel FPGA IP ġie ttestjat bil-ħardwer b'diversi apparati magħżula ta' konvertitur analogu għal diġitali (ADC) konformi ma' JESD204C.
Dan ir-rapport jenfasizza l-interoperabbiltà tal-JESD204C Intel FPGA IP mal-modulu ta 'evalwazzjoni AD9081 Mixed Signal Front End (MxFE *) (EVM) minn Analog Devices Inc. (ADI). It-taqsimiet li ġejjin jiddeskrivu l-metodoloġija tal-checkout tal-hardware u r-riżultati tat-test.

Informazzjoni Relatata
F-tile JESD204C Intel FPGA IP User Guide

Ħtiġijiet ta' ħardwer u softwer
It-test tal-interoperabbiltà jeħtieġ l-għodod tal-ħardwer u tas-softwer li ġejjin: Ħardwer

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) b'adapter tal-enerġija 12V
• Apparat Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Bord ta' Evalwazzjoni Skywork Si5345-D (Si5345-D-EVB)
• SMA maskili għal SMP maskili
• SMP maskili għal kejbil SMP

Software

• Verżjoni tas-softwer Intel Quartus® Prime Pro Edition 21.4
• AD9081_API verżjoni 1.1.0 jew aktar ġdida (applikazzjoni Linux, meħtieġa għall-konfigurazzjoni AD9081 EVM)

Informazzjoni Relatata

• Gwida għall-Utent għall-Iżvilupp tas-Sistema AD9081/AD9082
• Gwida għall-Utent tal-Bord ta' Evalwazzjoni Skyworks Si5345-D

Setup tal-Hardware
L-IP JESD204C Intel FPGA hija instanzjata fil-modalità Duplex iżda tintuża biss il-mogħdija tar-riċevitur. Għal FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, il-qalba PLL jiġġenera arloġġ tal-link ta '375 MHz u arloġġ tal-qafas ta' 375 MHz.
Bord tad-Demo Intel Agilex I-Series F-Tile jintuża mal-ADI AD9081-FMCA-EBZ EVM imqabbad mal-konnettur FMC + tal-bord tal-iżvilupp. Is-setup tal-hardware għat-test tal-interoperabbiltà tal-ADC tidher fil-figura tal-Hardware Setup.- • L-AD9081-FMCA-EBZ EVM jieħu l-enerġija mill-Intel Agilex I-Series F-Tile Demo Board permezz tal-konnettur FMC+.

• It-transceiver F-tile u l-arloġġi ta 'referenza PLL tal-qalba JESD204C Intel FPGA IP huma fornuti minn Si5345-D-EVB permezz ta' kejbil SMA għal SMP. Issettja MUX_DIP_SW0 għal għoli fuq Agilex-I F-Tile Demo Board biex tiżgura li U22 qed jieħu CLKIN1 li huwa konness mal-kejbil SMP.
• Is-Si5345-D-EVB jipprovdi arloġġ ta 'referenza għall-ġeneratur tal-arloġġ programmabbli HMC7044 preżenti fl-AD9081 EVM permezz ta' kejbil SMP għal SMP.
• L-arloġġ ta 'ġestjoni għall-qalba tal-IP JESD204C Intel FPGA huwa fornut minn ġeneratur ta' arloġġ programmabbli ta 'Silicon Labs Si5332 preżenti fil-Bord tad-Demo ta' l-Intel Agilex I-Series F-tile.
• Il-ġeneratur tal-arloġġ programmabbli HMC7044 jipprovdi l-arloġġ ta 'referenza tal-apparat AD9081. Il-linja fażi msakkra (PLL) preżenti fl-apparat AD9081 jiġġenera l-ADCs mixtieqaampling arloġġ mill-arloġġ ta 'referenza tat-tagħmir.
• Għas-Subklassi 1, il-ġeneratur tal-arloġġ HMC7044 jiġġenera s-sinjal SYSREF għall-apparat AD9081 u għall-IP JESD204C Intel FPGA permezz tal-konnettur FMC+.

Nrute: Intel jirrakkomanda li s-SYSREF jiġi pprovdut mill-ġeneratur tal-arloġġ li jġib l-arloġġ tal-apparat JESD204C Intel FPGA IP.

Deskrizzjoni tas-Sistema

Id-dijagramma li ġejja fil-livell tas-sistema turi kif il-moduli differenti huma konnessi f'dan id-disinn.

Figura 2. Dijagramma tas-Sistema

Noti:

1. M huwa n-numru ta 'konvertituri.
2. S huwa n-numru ta' s trasmessiamples għal kull konvertitur għal kull qafas.
3. WIDTH_MULP huwa l-multiplikatur tal-wisa' tad-dejta bejn is-saff tal-applikazzjoni u s-saff tat-trasport.
4. N huwa n-numru ta 'bits ta' konverżjoni għal kull konvertitur.
5. CS huwa n-numru ta 'bits ta' kontroll għal kull konverżjoni samples.

F'din is-setup, per eżempjuample L = 8, M = 4, u F = 1, ir-rata tad-data tal-korsiji tat-transceiver hija 24.75 Gbps.
Is-Si5332 OUT1 jiġġenera 100 MHz arloġġ għal mgmt_clk. Si5345-D-EVB jiġġenera żewġ frekwenzi ta 'arloġġ, 375 MHz u 100 MHz. Il-375 MHz huwa fornut lill-multiplexer inkorporat fl-Intel Agilex I-Series F-tile Demo Board permezz tal-port J19 SMA. L-arloġġ tal-ħruġ tal-multiplexer inkorporat imexxi l-arloġġ ta 'referenza tat-transceiver F-tile (refclk_xcvr) u l-arloġġ ta' referenza JESD204C Intel FPGA IP core PLL (refclk_core). 100 MHz minn Si5345-D-EVB huwa konness mal-ġeneratur tal-arloġġ programmabbli HMC7044 preżenti fl-AD9081 EVM bħala l-input tal-arloġġ
(EXT_HMCREF).

L-HCM7044 jiġġenera sinjal SYSREF perjodiku ta '11.71875 MHz permezz tal-Konnettur FMC.
L-IP JESD204C Intel FPGA hija instanzjata fil-modalità Duplex iżda tintuża biss il-mogħdija tar-riċevitur.

Metodoloġija ta' Interoperabbiltà
It-taqsima li ġejja tiddeskrivi l-għanijiet tat-test, il-proċedura, u l-kriterji li jgħaddu. It-test ikopri l-oqsma li ġejjin:

• Saff ta' rabta tad-data tar-riċevitur
• Saff tat-trasport tar-riċevitur

Riċevitur Dejta Link Saff
Din iż-żona tat-test tkopri l-każijiet tat-test għall-allinjament tal-header tas-sinkronizzazzjoni (SHA) u l-allinjament multiblock estiż (EMBA).
Mal-bidu tal-link, wara r-reset tar-riċevitur, il-JESD204C Intel FPGA IP jibda jfittex il-fluss tas-sinkronizzazzjoni tal-header li jiġi trażmess mill-apparat. Ir-reġistri li ġejjin mis-saff tal-link tad-dejta jinqraw matul it-test, miktuba fil-log files, u vverifikati biex jgħaddu kriterji permezz ta 'skripts TCL.

Informazzjoni Relatata
F-tile JESD204C Intel FPGA IP User Guide

Sinkronizzazzjoni tal-Allinjament tal-Intestatura (SHA)
Tabella 1. Każijiet tat-Test ta' Allinjament ta' Header tas-Sinkronizzazzjoni

Każ tat-Test	Għan	Deskrizzjoni	Kriterji ta' Għaddi
SHA.1	Iċċekkja jekk Sync Header Lock huwiex affermat wara t-tlestija tas-sekwenza reset.	Is-sinjali li ġejjin jinqraw mir-reġistri: CDR_Lock jinqara mir-reġistru rx_status3 (0x8C). SH_Locked jinqara mir-reġistru rx_status4 (0x90). jrx_sh_err_status jinqara mir-reġistru rx_err_status (0x60).	CDR_Lock u SH_LOCK għandhom jiġu affermati bħala għoljin li jikkorrispondu għan-numru ta' korsiji. jrx_sh_err_status għandu jkun  L-oqsma tal-bit f'jrx_sh_err_status jiċċekkjaw għal sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, u cdr_locked_err.
SHA.2	Iċċekkja l-istatus Sync Header Lock wara li tintlaħaq is-sinkronizzazzjoni tal-header (jew matul il-fażi ta 'Allinjament Multi-Blokk Estiża) u stabbli.	invalid_sync_header jinqara għall-istatus tal-illokkjar tas-Sync Header mir-reġistru (0x60[8]).	L-istatus invalid_sync_header għandu jkun 0.

Allinjament Multiblock Estiż (EMBA)

Tabella 2. Każijiet tat-Test ta' Allinjament Multiblock Estiżi

Każ tat-Test		Għan		Deskrizzjoni		Kriterji ta' Għaddi
EMBA.1		Iċċekkja jekk Extended Multiblock Lock huwiex affermat biss wara l-affermazzjoni tas-Sync Header Lock.		Is-sinjali li ġejjin jinqraw permezz tar-reġistri:		Il-valur EMB_Locked_1 għandu jkun ugwali għal 1 li jikkorrispondi għal kull korsija. EMB_Lock_err għandu jkun 0.
	Każ tat-Test		Għan		Deskrizzjoni		Kriterji ta' Għaddi
					EMB_Locked_1 jinqara mir-reġistru rx_status5 (0x94). EMB_Lock_err jinqara mir-reġistru rx_err_status (0x60[19]).
	EMBA.2		Iċċekkja jekk l-istatus ta 'Lock Multiblock Estiż huwiex stabbli (wara lock multiblock estiż jew sakemm il-buffer elastiku jiġi rilaxxat) flimkien bl-ebda multiblock invalidu.		invalid_eomb_eoemb jinqara mir-reġistru rx_err_status (0x60[10:9]).		invalid_eomb_eoemb għandu jkun "00".
	EMBA.3		Iċċekkja l-allinjament tal-karreġġjata.		Il-valuri li ġejjin jinqraw mir-reġistri: elastic_buf_over_flow jinqara mir-reġistru rx_err_status (0x60[20]). elastic_buf_full jinqara mir-reġistru rx_status6 (0x98).		elastic_buf_over_flow għandu jkun 0. Il-valur elastic_buf_full għandu jkun ugwali għal 1 li jikkorrispondi għal kull korsija.

Saff tat-Trasport tar-Riċevitur (TL)
Biex tiċċekkja l-integrità tad-dejta tal-fluss tad-dejta tat-tagħbija permezz tar-riċevitur (RX) JESD204C Intel FPGA IP u saff tat-trasport, l-ADC huwa kkonfigurat biex rampMudell tat-test /PRBS. L-ADC huwa ssettjat ukoll biex jaħdem bl-istess konfigurazzjoni kif stabbilit fil-JESD204C Intel FPGA IP. Ir-ramp/PRBS kontrollur fid-drapp FPGA jiċċekkja l-ramp/PRBS integrità tad-dejta għal minuta. Ir-reġistru RX JESD204C Intel FPGA IP rx_err huwa mistħarrġa kontinwament għal valur żero għal minuta.
Il-figura hawn taħt turi s-setup tat-test kunċettwali għall-iċċekkjar tal-integrità tad-dejta.

Figura 3. Iċċekkja tal-Integrità tad-Data billi tuża Ramp/PRBS15 Kontrollur

Tabella 3. Każijiet tat-Test tas-Saff tat-Trasport

Każ tat-Test	Għan	Deskrizzjoni	Kriterji ta' Għaddi
TL.1	Iċċekkja l-immappjar tas-saff tat-trasport tal-kanal tad-dejta billi tuża ramp mudell tat-test.	Data_mode huwa ssettjat għal Ramp_mode. Is-sinjali li ġejjin jinqraw permezz tar-reġistri: crc_err jinqara mill-rx_err_status (0x60[14]).  jrx_patchk_data_error jinqara mir-reġistru tst_err0.	crc_err għandu jkun baxx biex jgħaddi. jrx_patchk_data_error għandu jkun baxx.
TL.2	Iċċekkja l-immappjar tas-saff tat-trasport tal-kanal tad-dejta billi tuża l-mudell tat-test PRBS15.	Data_mode huwa ssettjat għal prbs_mode. Il-valuri li ġejjin jinqraw mir-reġistri: crc_err jinqara mill-rx_err_status (0x60[14]). jrx_patchk_data_error jinqara mir-reġistru tst_err0.	crc_err għandu jkun baxx biex jgħaddi. jrx_patchk_data_error għandu jkun baxx.

JESD204C Konfigurazzjonijiet Intel FPGA IP u ADC
Il-parametri IP JESD204C Intel FPGA (L, M, u F) f'dan iċ-checkout tal-hardware huma appoġġjati b'mod nattiv mill-apparat AD9081. Ir-rata tad-data transceiver, sampling arloġġ, u parametri oħra JESD204C jikkonformaw mal-kundizzjonijiet operattivi AD908D1.
L-ittestjar tal-checkout tal-hardware jimplimenta l-JESD204C Intel FPGA IP bil-konfigurazzjoni tal-parametru li ġejja.

Issettjar globali għall-konfigurazzjoni kollha:

• E = 1
• CF = 0
• CS = 0
• Sottoklassi = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Arloġġ tal-Ġestjoni FPGA (MHz) = 100

Riżultati tat-Test
It-tabella li ġejja fiha r-riżultati possibbli u d-definizzjoni tagħhom.

Tabella 4. Definizzjoni tar-Riżultati

Riżultat	Definizzjoni
PASSA	Il-Device Under Test (DUT) ġie osservat li juri mġiba konformi.
PASSA bil-kummenti	Id-DUT ġie osservat li juri mġiba konformi. Madankollu, hija inkluża spjegazzjoni addizzjonali tas-sitwazzjoni (eżample: minħabba limitazzjonijiet ta' żmien, saret biss parti mill-ittestjar).

Riżultat	Definizzjoni
FAIL	Id-DUT ġie osservat li juri mġiba mhux konformi.
Twissija	Id-DUT ġie osservat li juri mġiba li mhix rakkomandata.
Irreferi għall-kummenti	Mill-osservazzjonijiet, ma setax jiġi determinat suċċess jew falliment validu. Spjegazzjoni addizzjonali tas-sitwazzjoni hija inkluża.

It-tabella li ġejja turi r-riżultati għall-każijiet tat-test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, u TL.2 b'valuri rispettivi ta' L, M, F, rata tad-dejta, sampling clock, link clock, u frekwenzi SYSREF.

Tabella 5. Riżultat għal Każijiet tat-Test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, u TL.2

Nru.	L	M	F	S	HD	E	N	NP	ADC Sampling Arloġġ (MHz)	Arloġġ tal-Apparat FPGA (MHz)	FPGA Arloġġ tal-qafas (MHz)	FPGA Link Arloġġ (MHz)	Rata tal-karreġġjata (Gbps)	Riżultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Għaddi

Kummenti tar-Riżultat tat-Test
F'kull każ tat-test, l-RX JESD204C Intel FPGA IP jistabbilixxi b'suċċess l-allinjament tal-header tas-sinkronizzazzjoni, allinjament multiblock estiż, u sal-fażi tad-dejta tal-utent.
L-ebda kwistjoni ta’ integrità tad-dejta ma hija osservata mill-Ramp u l-kontrollur PRBS għall-konfigurazzjonijiet JESD li jkopru l-korsiji fiżiċi kollha, ukoll ma jiġi osservat l-ebda kontroll ċikliku ta’ redundancy (CRC) u żball ta’ parità tal-kmand.
Matul ċerti ċikli tal-enerġija, jista 'jidher żball ta' deskew tal-karreġġjata mal-konfigurazzjonijiet tal-parametri. Biex jiġi evitat dan l-iżball, il-valuri ta' offset LEMC għandhom jiġu pprogrammati jew tista' awtomat dan bil-proċedura ta' sweep tal-kalibrazzjoni. Għal aktar informazzjoni dwar il-valuri legali tal-offset LEMC, irreferi għall-Mekkaniżmu tal-Irfinar tal-RBD fil-Gwida tal-Utent IP JESD204C tal-F-tile.

Informazzjoni Relatata
Mekkaniżmu ta' Tuning RBD

Sommarju
Dan ir-rapport juri validazzjoni tal-interface elettrika JESD204C Intel FPGA IP u PHY mal-apparat AD9081/9082 (R2 Silicon) sa 24.75 Gbps għal ADC. Il-konfigurazzjoni sħiħa u s-setup tal-ħardwer jintwerew li jipprovdu kunfidenza fl-interoperabbiltà u l-prestazzjoni taż-żewġ apparati.

Storja ta' Reviżjoni tad-Dokument għal AN 927: JESD204C Intel FPGA IP u ADI AD9081 MxFE* ADC Interoperability Report għal Intel Agilex F-Tile Devices

Verżjoni tad-Dokument	Bidliet
2022.04.25	Rilaxx inizjali.

AN 876: JESD204C Intel® FPGA IP u ADI AD9081 MxFE* ADC Interoperability Report għal Intel® Agilex® F-Tile Devices

Dokumenti / Riżorsi

intel JESD204C Intel FPGA IP u ADI AD9081 MxFE ADC Rapport ta' Interoperabilità [pdfGwida għall-Utent JESD204C Intel FPGA IP u ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP u ADI AD9081 MxFE ADC Interoperability Report

Referenzi

• Manwal għall-Utent