JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC Извештај за интероперабилност Упатство за употреба

Содржини скриј

1 Извештај за интероперабилност на JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC

2 Информации за производот

3 Упатство за употреба на производот

4 Извештај за интероперабилност JESD204C Intel® FPGA IP и ADI AD9081 MxFE* ADC за уреди со F-плочка Intel® Agilex™

4.1 Опис на системот

5 Документи / ресурси

5.1 Референци

Извештај за интероперабилност на JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC

Информации за производот

Производот наведен во упатството за употреба е JESD204C Intel FPGA IP. Тоа е хардверска компонента што се користи заедно со демо плочата Intel Agilex I-Series F-Tile и ADI AD9081-FMCA-EBZ EVM. IP-а се инстанцира во Duplex режим, но се користи само патеката на приемникот. Тоа генерира 375 MHz врска часовник и 375 MHz рамка часовник. Поставувањето на хардверот за тестот за интероперабилност ADC е прикажано на Слика 1. IP бара SYSREF да биде обезбеден од генераторот на часовникот што го снабдува часовникот на уредот JESD204C Intel FPGA IP.

Упатство за употреба на производот

Хардверско поставување
За да го поставите хардверот за користење на JESD204C Intel FPGA IP, следете ги овие чекори:

Поврзете го ADI AD9081-FMCA-EBZ EVM со FMC+ конекторот на демонстративната плоча Intel Agilex I-Series F-Tile.
Осигурете се дека сигналот SYSREF е обезбеден од генераторот на часовникот што го снабдува часовникот на JESD204C Intel FPGA IP-уредот.

Опис на системот
Дијаграмот на ниво на системот покажува како различни модули се поврзани во овој дизајн. Вклучува демо плочка Intel Agilex-I F-плочка, уред за F-плочка Intel Agilex, RTL од највисоко ниво, систем за дизајнер на платформа, генератор на модели, проверка на модели, F-плочка JESD204C дуплекс IP-јадро и различни часовници и интерфејси.

Методологија за интероперабилност
Слој за поврзување на податоци на примачот
Оваа област за тестирање ги опфаќа тест-случаите за синхронизирање на заглавието (SHA) и продолжено порамнување на повеќе блокови (EMBA). JESD204C Intel FPGA IP ги чита регистрите од слојот за податочна врска за време на тестот, ги запишува во дневникот files, и ги проверува за поминување критериуми преку TCL скрипти.

Извештај за интероперабилност JESD204C Intel® FPGA IP и ADI AD9081 MxFE* ADC за уреди со F-плочка Intel® Agilex™

JESD204C Intel® FPGA IP е интелектуална сопственост (IP) со сериски интерфејс од точка до точка со голема брзина.
JESD204C Intel FPGA IP е хардверски тестиран со неколку избрани уреди за аналогно-дигитален конвертор (ADC) во согласност со JESD204C.
Овој извештај ја нагласува интероперабилноста на JESD204C Intel FPGA IP со AD9081 Mixed Signal Front End (MxFE*) модул за евалуација (EVM) од Analog Devices Inc. (ADI). Следните делови ја опишуваат методологијата за проверка на хардверот и резултатите од тестот.

Поврзани информации
F-плочка JESD204C Упатство за корисникот на Intel FPGA IP

Барања за хардвер и софтвер
Тестот за интероперабилност ги бара следните хардверски и софтверски алатки: Хардвер

Демо плоча на Intel Agilex™ I-Series F-плочка (AGIB027R29A1E2VR0) со адаптер за напојување од 12V

Аналогни уреди (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Одбор за евалуација на Skywork Si5345-D (Si5345-D-EVB)

SMA машко до SMP машко
SMP машки кон SMP кабел

Софтвер

Верзија на софтверот Intel Quartus® Prime Pro Edition 21.4

AD9081_API верзија 1.1.0 или понова (апликација за Linux, потребна за конфигурација AD9081 EVM)

Поврзани информации

AD9081/AD9082 Упатство за корисникот за развој на системот
Упатство за користење на одборот за евалуација на Skyworks Si5345-D

Хардверско поставување
JESD204C Intel FPGA IP е инстанциран во Duplex режим, но се користи само патеката на приемникот. За FCLK_MULP =1, WIDTH_MULP = 8, S = 1, јадрото PLL генерира такт за врска од 375 MHz и рамковен часовник од 375 MHz.
Демо плочка од F-плочка од Intel Agilex I-Series се користи со ADI AD9081-FMCA-EBZ EVM поврзан со FMC+ конекторот на развојната плоча. Поставувањето на хардверот за тестот за интероперабилност ADC е прикажано на сликата за поставување хардвер.- • AD9081-FMCA-EBZ EVM ја добива енергијата од демо плочата F-плочка од Intel Agilex I-Series преку FMC+ конектор.

Трансиверот со F-плочка и референтните часовници со јадрото JESD204C Intel FPGA IP PLL се обезбедени од Si5345-D-EVB преку SMA до SMP кабел. Поставете го MUX_DIP_SW0 на високо на Agilex-I F-Tile Demo Board за да се осигурате дека U22 зема CLKIN1 што е поврзан со SMP кабелот.

Si5345-D-EVB обезбедува референтен часовник на HMC7044 програмабилниот генератор на часовник присутен во AD9081 EVM преку кабел SMP до SMP.
Управувачкиот часовник за JESD204C Intel FPGA IP-јадрото го обезбедува програмабилниот генератор на часовници Silicon Labs Si5332 присутен во демонстративната плоча на Intel Agilex I-Series F-плочка.

Програмабилниот генератор на часовник HMC7044 го обезбедува референтниот часовник на уредот AD9081. Фазно заклучената јамка (PLL) присутна во уредот AD9081 ги генерира саканите ADCampлинг часовник од референтниот часовник на уредот.
За подкласа 1, генераторот на часовникот HMC7044 го генерира сигналот SYSREF за уредот AD9081 и за JESD204C Intel FPGA IP преку FMC+ конекторот.

брtд: Интел препорачува SYSREF да биде обезбеден од генераторот на часовникот што го снабдува часовникот на JESD204C Intel FPGA IP-уредот.

Опис на системот

Следниот дијаграм на ниво на систем покажува како различните модули се поврзани во овој дизајн.

Слика 2. Системски дијаграм

Белешки:

М е бројот на конвертори.
S е бројот на пренесени samples по конвертор по рамка.
WIDTH_MULP е множител на ширина на податоци помеѓу слојот на апликацијата и транспортниот слој.
N е бројот на битови за конверзија по конвертор.
CS е бројот на контролни битови по конверзија sampлес.

Во ова поставување, на прample L = 8, M = 4 и F = 1, брзината на пренос на податоци на лентите на трансиверот е 24.75 Gbps.
Si5332 OUT1 генерира такт од 100 MHz до mgmt_clk. Si5345-D-EVB генерира две такт фреквенции, 375 MHz и 100 MHz. 375 MHz се доставени до вградениот мултиплексер во демо плочата на Intel Agilex I-Series F-плочка преку приклучокот J19 SMA. Излезниот часовник на вградениот мултиплексер го придвижува референтниот часовник на трансиверот со F-плочка (refclk_xcvr) и JESD204C Intel FPGA IP-јадрото PLL референтен часовник (refclk_core). 100 MHz од Si5345-D-EVB се поврзани со HMC7044 програмабилниот генератор на часовник присутен во AD9081 EVM како влезен часовник
(EXT_HMCREF).

HCM7044 генерира периодичен SYSREF сигнал од 11.71875 MHz преку FMC конекторот.
JESD204C Intel FPGA IP е инстанциран во Duplex режим, но се користи само патеката на приемникот.

Методологија за интероперабилност
Следниот дел ги опишува целите на тестот, постапката и критериумите за полагање. Тестот ги опфаќа следните области:

Слој за врска со податоци за примачот
Слој за транспорт на ресивер

Слој за поврзување на податоци на примачот
Оваа област за тестирање ги опфаќа тест-случаите за синхронизирање на заглавието (SHA) и продолжено порамнување на повеќе блокови (EMBA).
При стартување на врската, по ресетирањето на ресиверот, IP-адресата JESD204C Intel FPGA започнува да го бара протокот на заглавието за синхронизација што го пренесува уредот. Следниве регистри од слојот за податочна врска се читаат за време на тестот, запишани во дневник files, и потврдено за поминување критериуми преку TCL скрипти.

Поврзани информации
F-плочка JESD204C Упатство за корисникот на Intel FPGA IP

Синхронизирај порамнување на заглавието (SHA)
Табела 1. Тест случаи за усогласување на заглавието за синхронизација

Тест случај	Цел	Опис	Критериуми за полагање
SHA.1	Проверете дали Sync Header Lock е поставено по завршувањето на низата за ресетирање.	Следниве сигнали се читаат од регистрите: CDR_Lock се чита од регистарот rx_status3 (0x8C). SH_Locked се чита од регистарот rx_status4 (0x90). jrx_sh_err_status се чита од регистарот rx_err_status (0x60).	CDR_Lock и SH_LOCK треба да се наведат на високо што одговара на бројот на ленти. jrx_sh_err_status треба да биде Полињата за битови во jrx_sh_err_status проверуваат за sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err и cdr_locked_err.
SHA.2	Проверете го статусот за заклучување на заглавието за синхронизација откако ќе се постигне заклучување на заглавието за синхронизација (или за време на фазата на Проширено порамнување со повеќе блокови) и ќе биде стабилно.	invalid_sync_header се чита за статусот на заклучување на заглавјето на синхронизација од регистарот (0x60[8]).	Статусот на invalid_sync_header треба да биде 0.

Проширено порамнување на повеќе блокови (EMBA)

Табела 2. Проширени случаи за тестирање на порамнување на повеќе блокови

Тест случај		Цел		Опис		Критериуми за полагање
EMBA.1		Проверете дали Проширеното заклучување со повеќе блокови е поставено само по тврдењето за заклучување за заглавие за синхронизација.		Следниве сигнали се читаат преку регистри:		Вредноста EMB_Locked_1 треба да биде еднаква на 1 што одговара на секоја лента. EMB_Lock_err треба да биде 0.

	Тест случај		Цел		Опис		Критериуми за полагање
					EMB_Locked_1 се чита од регистарот rx_status5 (0x94). EMB_Lock_err се чита од регистарот rx_err_status (0x60[19]).
	EMBA.2		Проверете дали статусот Extended Multiblock Lock е стабилен (по продолженото заклучување со повеќе блокови или додека не се ослободи еластичниот тампон) и нема неважечки мултиблок.		invalid_eomb_eoemb се чита од регистарот rx_err_status (0x60[10:9]).		invalid_eomb_eoemb треба да биде „00“.
	EMBA.3		Проверете го усогласувањето на лентата.		Следниве вредности се читаат од регистрите: elastic_buf_over_flow се чита од регистарот rx_err_status (0x60[20]). elastic_buf_full се чита од регистарот rx_status6 (0x98).		elastic_buf_over_flow треба да биде 0. Вредноста elastic_buf_full треба да биде еднаква на 1 што одговара на секоја лента.

Транспортен слој на ресивер (TL)
За да се провери интегритетот на податоците на протокот на податоци за носивоста преку приемникот (RX) JESD204C Intel FPGA IP и транспортниот слој, ADC е конфигуриран на ramp/ПРБС шема за тестирање. ADC исто така е поставен да работи со истата конфигурација како што е поставена во IP-адресата JESD204C Intel FPGA. РampПроверката /PRBS во ткаенината FPGA го проверува ramp/PRBS интегритет на податоците за една минута. RX JESD204C Intel FPGA IP регистарот rx_err се испитува континуирано за нулта вредност за една минута.
Сликата подолу го прикажува концептуалното поставување тест за проверка на интегритетот на податоците.

Слика 3. Проверка на интегритетот на податоците користејќи Ramp/PRBS15 Проверка

Табела 3. Тест случаи на транспортен слој

Тест случај

Цел

Опис

Критериуми за полагање

TL.1

Проверете го мапирањето на транспортниот слој на податочниот канал користејќи ramp тест шема.

Data_mode е поставен на Ramp_режим.

Следниве сигнали се читаат преку регистри:

crc_err се чита од статусот rx_err (0x60[14]).
jrx_patchk_data_error се чита од регистарот tst_err0.

crc_err треба да биде низок за да помине.
jrx_patchk_data_error треба да биде ниска.

TL.2

Проверете го мапирањето на транспортниот слој на податочниот канал користејќи ја шемата за тестирање PRBS15.

Data_mode е поставен на prbs_mode.

Следниве вредности се читаат од регистрите:

crc_err се чита од статусот rx_err (0x60[14]).
jrx_patchk_data_error се чита од регистарот tst_err0.

crc_err треба да биде низок за да помине.
jrx_patchk_data_error треба да биде ниска.

JESD204C Intel FPGA IP и ADC конфигурации
Параметрите на JESD204C Intel FPGA IP (L, M и F) во ова хардверско плаќање се природно поддржани од уредот AD9081. Стапката на податоци на примопредавателот, сampлинг часовникот и другите параметри JESD204C се во согласност со условите за работа AD908D1.
Тестирањето за наплата на хардверот ја имплементира JESD204C Intel FPGA IP со следнава конфигурација на параметарот.

Глобална поставка за сите конфигурации:

Е = 1

CF = 0
CS = 0
Подкласа = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

Часовник за управување со FPGA (MHz) = 100

Резултати од тестот
Следната табела ги содржи можните резултати и нивната дефиниција.

Табела 4. Дефиниција на резултати

Резултат	Дефиниција
ПОМИНЕТЕ	Беше забележано дека уредот е под тест (DUT) покажува усогласено однесување.
ПОМИНЕТЕ со коментари	Беше забележано дека DUT покажува усогласено однесување. Сепак, вклучено е дополнително објаснување за ситуацијата (прample: поради временски ограничувања, беше извршен само дел од тестирањето).

Резултат	Дефиниција
неуспешни	Беше забележано дека DUT покажува неусогласено однесување.
Предупредување	Беше забележано дека DUT покажува однесување кое не се препорачува.
Видете ги коментарите	Од набљудувањата, не можеше да се утврди валидна пропуст или неуспех. Вклучено е дополнително објаснување за ситуацијата.

Следната табела ги прикажува резултатите за тест случаи SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2 со соодветните вредности на L, M, F, стапка на податоци, сampling clock, link clock и SYSREF фреквенции.

Табела 5. Резултат за тест случаи SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 и TL.2

бр.	L	M	F	S	HD	E	N	NP	ADC Sampлинг часовник (MHz)	Часовник на уред FPGA (MHz)	FPGA Часовник на рамка (MHz)	FPGA Врска часовник (MHz)	Стапка на лента (Gbps)	Резултат
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Поминете

Коментари за резултатите од тестот
Во секој тест случај, RX JESD204C Intel FPGA IP успешно воспоставува усогласување на заглавието за синхронизација, продолжено усогласување на повеќе блокови и до фазата на кориснички податоци.
Никакво прашање за интегритетот на податоците не е забележано од страна на Рamp и PRBS проверувач за JESD конфигурации кои ги покриваат сите физички ленти, исто така, не е забележана циклична проверка на вишок (CRC) и грешка во паритетот на командата.
За време на одредени циклуси на напојување, може да се појави грешка со отклонување на лентата со конфигурациите на параметрите. За да се избегне оваа грешка, треба да се програмираат вредностите за поместување на LEMC или можете да го автоматизирате ова со процедурата за чистење калибрација. За повеќе информации за законските вредности на LEMC поместувањето, погледнете во Упатството за користење на RBD подесување механизам во F-плочка JESD204C IP.

Поврзани информации
Механизам за подесување на RBD

Резиме
Овој извештај покажува валидација на JESD204C Intel FPGA IP и PHY електричниот интерфејс со уредот AD9081/9082 (R2 силикон) до 24.75 Gbps за ADC. Целосната конфигурација и поставувањето на хардверот се прикажани за да обезбедат доверба во интероперабилноста и перформансите на двата уреди.

Историја на ревизии на документ за AN 927: JESD204C Intel FPGA IP и ADI AD9081 MxFE* ADC извештај за интероперабилност за уредите Intel Agilex F-Tile

Верзија на документ	Промени
2022.04.25	Почетно ослободување.

AN 876: JESD204C Intel® FPGA IP и ADI AD9081 MxFE* ADC извештај за интероперабилност за уредите Intel® Agilex® F-Tile

Документи / ресурси

intel JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC Извештај за интероперабилност [pdf] Упатство за корисникот
Извештај за интероперабилност на JESD204C Intel FPGA IP и ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP и ADI AD9081 MxFE ADC за интероперабилност

Референци

Упатство за употреба