JESD204C دليل مستخدم تقرير التشغيل التفاعلي Intel FPGA IP و ADI AD9081 MxFE ADC

محتويات يخفي

1 تقرير التشغيل التفاعلي JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC

2 معلومات المنتج

3 تعليمات استخدام المنتج

4 JESD204C تقرير قابلية التشغيل البيني Intel® FPGA IP وADI AD9081 MxFE* ADC لأجهزة Intel® Agilex™ F-tile

4.1 وصف النظام

5 المستندات / الموارد

5.1 مراجع

تقرير التشغيل التفاعلي JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC

معلومات المنتج

المنتج المشار إليه في دليل المستخدم هو JESD204C Intel FPGA IP. وهو أحد مكونات الأجهزة التي يتم استخدامها مع اللوحة التجريبية Intel Agilex I-Series F-Tile وADI AD9081-FMCA-EBZ EVM. يتم إنشاء مثيل IP في الوضع المزدوج ولكن يتم استخدام مسار جهاز الاستقبال فقط. إنه يولد ساعة ارتباط بتردد 375 ميجاهرتز وساعة إطارية بتردد 375 ميجاهرتز. يظهر في الشكل 1 إعداد الأجهزة لاختبار قابلية التشغيل البيني لـ ADC. يتطلب IP توفير SYSREF بواسطة مولد الساعة الذي يصدر ساعة جهاز JESD204C Intel FPGA IP.

تعليمات استخدام المنتج

إعداد الأجهزة
لإعداد الجهاز لاستخدام JESD204C Intel FPGA IP، اتبع الخطوات التالية:

قم بتوصيل ADI AD9081-FMCA-EBZ EVM بموصل FMC+ الخاص بلوحة العرض Intel Agilex I-Series F-Tile.
تأكد من أن إشارة SYSREF يتم توفيرها بواسطة مولد الساعة الذي يصدر ساعة جهاز JESD204C Intel FPGA IP.

وصف النظام
يوضح الرسم التخطيطي على مستوى النظام كيفية توصيل الوحدات المختلفة في هذا التصميم. وهي تتضمن لوحة عرض Intel Agilex-I F-tile، وجهاز Intel Agilex F-tile، وأعلى مستوى من RTL، ونظام مصمم النظام الأساسي، ومولد الأنماط، ومدقق الأنماط، وF-Tile JESD204C Duplex IP Core، وساعات وواجهات متنوعة.

منهجية التشغيل البيني
طبقة وصلة بيانات المستقبل
تغطي منطقة الاختبار هذه حالات اختبار محاذاة رأس المزامنة (SHA) ومحاذاة الكتل المتعددة الموسعة (EMBA). يقرأ JESD204C Intel FPGA IP السجلات من طبقة ارتباط البيانات أثناء الاختبار، ويكتبها في السجل files، والتحقق منها لتمرير المعايير من خلال البرامج النصية TCL.

JESD204C تقرير قابلية التشغيل البيني Intel® FPGA IP وADI AD9081 MxFE* ADC لأجهزة Intel® Agilex™ F-tile

إن JESD204C Intel® FPGA IP عبارة عن ملكية فكرية لواجهة تسلسلية عالية السرعة من نقطة إلى نقطة (IP).
تم اختبار JESD204C Intel FPGA IP على الأجهزة باستخدام العديد من أجهزة المحول التناظري إلى الرقمي (ADC) المتوافقة مع JESD204C.
يسلط هذا التقرير الضوء على إمكانية التشغيل البيني لـ JESD204C Intel FPGA IP مع وحدة تقييم الواجهة الأمامية للإشارة المختلطة (MxFE*) AD9081 (EVM) من شركة Analog Devices Inc. (ADI). تصف الأقسام التالية منهجية فحص الأجهزة ونتائج الاختبار.

معلومات ذات صلة
F-tile JESD204C دليل مستخدم Intel FPGA IP

متطلبات الأجهزة والبرامج
يتطلب اختبار قابلية التشغيل التفاعلي الأجهزة والأدوات البرمجية التالية: الأجهزة

اللوحة التجريبية Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) مع محول طاقة 12 فولت

الأجهزة التناظرية (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
لوحة التقييم Skywork Si5345-D (Si5345-D-EVB)

SMA ذكر إلى SMP ذكر
SMP ذكر إلى كابل SMP

برمجة

إصدار برنامج Intel Quartus® Prime Pro Edition 21.4

AD9081_API الإصدار 1.1.0 أو الأحدث (تطبيق Linux، مطلوب لتكوين AD9081 EVM)

معلومات ذات صلة

دليل مستخدم تطوير النظام AD9081/AD9082
دليل مستخدم لوحة التقييم Skyworks Si5345-D

إعداد الأجهزة
يتم إنشاء مثيل لـ JESD204C Intel FPGA IP في وضع الطباعة على الوجهين ولكن يتم استخدام مسار المستقبل فقط. بالنسبة إلى FCLK_MULP = 1 ، WIDTH_MULP = 8 ، S = 1 ، يولد قلب PLL ساعة ارتباط 375 ميجاهرتز وساعة إطار 375 ميجاهرتز.
يتم استخدام لوحة عرض Intel Agilex I-Series F-Tile مع ADI AD9081-FMCA-EBZ EVM المتصل بموصل FMC+ الخاص بلوحة التطوير. يظهر إعداد الأجهزة لاختبار قابلية التشغيل البيني لـ ADC في شكل إعداد الأجهزة. - يستمد AD9081-FMCA-EBZ EVM الطاقة من اللوحة التجريبية Intel Agilex I-Series F-Tile من خلال موصل FMC+.

يتم توفير جهاز الإرسال والاستقبال F-tile والساعات المرجعية JESD204C Intel FPGA IP الأساسية PLL بواسطة Si5345-D-EVB من خلال كابل SMA إلى SMP. اضبط MUX_DIP_SW0 على المستوى الأعلى على Agilex-I F-Tile Demo Board للتأكد من أن U22 يأخذ CLKIN1 المتصل بكابل SMP.

يوفر Si5345-D-EVB ساعة مرجعية لمولد الساعة القابل للبرمجة HMC7044 الموجود في AD9081 EVM من خلال كابل SMP إلى SMP.
يتم توفير ساعة الإدارة لـ JESD204C Intel FPGA IP core بواسطة مولد الساعة القابل للبرمجة Silicon Labs Si5332 الموجود في اللوحة التجريبية Intel Agilex I-Series F-tile.

يوفر مولد الساعة القابل للبرمجة HMC7044 الساعة المرجعية للجهاز AD9081. تولد الحلقة المقفلة الطور (PLL) الموجودة في جهاز AD9081 إشارات ADC المطلوبةampساعة لينغ من الساعة المرجعية للجهاز.
بالنسبة للفئة الفرعية 1، يقوم مولد الساعة HMC7044 بإنشاء إشارة SYSREF لجهاز AD9081 ولجهاز JESD204C Intel FPGA IP من خلال موصل FMC+.

لاtهـ: توصي Intel بتوفير SYSREF بواسطة مولد الساعة الذي يصدر ساعة جهاز JESD204C Intel FPGA IP.

وصف النظام

يوضح الرسم البياني التالي على مستوى النظام كيفية توصيل الوحدات النمطية المختلفة في هذا التصميم.

الشكل 2. مخطط النظام

ملحوظات:

M هو عدد المحولات.
S هو عدد الإرسالات sampليه لكل محول لكل إطار.
WIDTH_MULP هو مضاعف عرض البيانات بين طبقة التطبيق وطبقة النقل.
N هو عدد بتات التحويل لكل محول.
CS هو عدد بتات التحكم لكل تحويلampليز.

في هذا الإعداد ، على سبيل المثالample L = 8 ، M = 4 ، و F = 1 ، معدل بيانات ممرات جهاز الإرسال والاستقبال هو 24.75 جيجابت في الثانية.
يقوم Si5332 OUT1 بإنشاء ساعة 100 ميجا هرتز إلى mgmt_clk. يولد Si5345-D-EVB ترددين للساعة، 375 ميجا هرتز و100 ميجا هرتز. يتم توفير 375 ميجا هرتز إلى معدد الإرسال المدمج في اللوحة التجريبية Intel Agilex I-Series F-tile من خلال منفذ J19 SMA. تقوم ساعة الإخراج الخاصة بمضاعف الإرسال المدمج بتشغيل الساعة المرجعية لجهاز الإرسال والاستقبال F-tile (refclk_xcvr) والساعة المرجعية JESD204C Intel FPGA IP core PLL (refclk_core). يتم توصيل 100 ميجاهرتز من Si5345-D-EVB بمولد الساعة القابل للبرمجة HMC7044 الموجود في AD9081 EVM كمدخل للساعة
(EXT_HMCREF).

يولد جهاز HCM7044 إشارة SYSREF دورية تبلغ 11.71875 ميجا هرتز من خلال موصل FMC.
يتم إنشاء مثيل لـ JESD204C Intel FPGA IP في وضع الطباعة على الوجهين ولكن يتم استخدام مسار المستقبل فقط.

منهجية التشغيل البيني
يصف القسم التالي أهداف الاختبار وإجراءاته ومعايير النجاح. يغطي الاختبار المجالات التالية:

طبقة ربط بيانات المتلقي
طبقة نقل المستقبل

طبقة وصلة بيانات المستقبل
تغطي منطقة الاختبار هذه حالات الاختبار لمحاذاة رأس المزامنة (SHA) والمحاذاة متعددة الكتل الموسعة (EMBA).
عند بدء الارتباط ، بعد إعادة تعيين جهاز الاستقبال ، يبدأ JESD204C Intel FPGA IP في البحث عن دفق رأس المزامنة الذي يتم إرساله بواسطة الجهاز. تتم قراءة السجلات التالية من طبقة ارتباط البيانات أثناء الاختبار ، ويتم كتابتها في السجل files ، والتحقق منها لتمرير المعايير من خلال نصوص TCL النصية.

معلومات ذات صلة
F-tile JESD204C دليل مستخدم Intel FPGA IP

محاذاة رأس المزامنة (SHA)
الجدول 1. حالات اختبار محاذاة رأس المزامنة

حالة الاختبار	موضوعي	وصف	معايير النجاح
شا.1	تحقق من تأكيد قفل رأس المزامنة بعد اكتمال تسلسل إعادة التعيين.	تتم قراءة الإشارات التالية من السجلات: تتم قراءة CDR_Lock من سجل rx_status3 (0x8C). تتم قراءة SH_Locked من سجل rx_status4 (0x90). تتم قراءة jrx_sh_err_status من سجل rx_err_status (0x60).	يجب التأكيد على CDR_Lock وSH_LOCK على أعلى مستوى يتوافق مع عدد الممرات. يجب أن يكون jrx_sh_err_status تتحقق حقول البت في jrx_sh_err_status من sh_unlock_err، وrx_gb_overflow_err، وrx_gb_underflow_err، وinvalid_sync_header، وsrc_rx_alarm، وsyspll_lock_err، وcdr_locked_err.
شا.2	تحقق من حالة قفل رأس المزامنة بعد تحقيق تأمين رأس المزامنة (أو أثناء مرحلة المحاذاة متعددة الكتل الممتدة) وثباتها.	تتم قراءة غير صالح_سينك_هيدر لحالة قفل رأس المزامنة من التسجيل (0x60 [8]).	يجب أن تكون حالة valid_sync_header 0.

محاذاة متعددة الكتل الموسعة (EMBA)

الجدول 2. حالات اختبار محاذاة Multiblock الموسعة

حالة الاختبار		موضوعي		وصف		معايير النجاح
ماجستير إدارة الأعمال التنفيذي.1		تحقق مما إذا كان قد تم التأكيد على "القفل متعدد الكتلة الموسعة" فقط بعد تأكيد "قفل رأس المزامنة".		تتم قراءة الإشارات التالية من خلال السجلات:		يجب أن تكون قيمة EMB_Locked_1 مساوية لـ 1 لكل حارة. يجب أن تكون قيمة EMB_Lock_err 0.

	حالة الاختبار		موضوعي		وصف		معايير النجاح
					تتم قراءة EMB_Locked_1 من سجل rx_status5 (0x94). تتم قراءة EMB_Lock_err من سجل rx_err_status (0x60[19]).
	ماجستير إدارة الأعمال التنفيذي.2		تحقق مما إذا كانت حالة القفل متعدد القفل الموسع مستقرة (بعد قفل القفل المتعدد الممتد أو حتى تحرير المخزن المؤقت المرن) مع عدم وجود كتل متعددة غير صالحة.		تتم قراءة valid_eomb_eoemb من سجل rx_err_status (0x60[10:9]).		يجب أن تكون قيمة "invalid_eomb_eoemb" "00".
	ماجستير إدارة الأعمال التنفيذي.3		تحقق من محاذاة الحارة.		تتم قراءة القيم التالية من السجلات: تتم قراءة Elastic_buf_over_flow من سجل rx_err_status (0x60[20]). تتم قراءة Elastic_buf_full من سجل rx_status6 (0x98).		يجب أن تكون قيمة elastic_buf_over_flow 0. ينبغي أن تكون قيمة elastic_buf_full مساوية لـ 1 لكل حارة.

طبقة نقل المستقبل (TL)
للتحقق من سلامة بيانات تدفق بيانات الحمولة من خلال جهاز الاستقبال (RX) JESD204C Intel FPGA IP وطبقة النقل ، يتم تكوين ADC إلى ramp/ نمط اختبار PRBS. تم تعيين ADC أيضًا للعمل بنفس التكوين الذي تم تعيينه في JESD204C Intel FPGA IP. تم العثور على ramp/ يتحقق مدقق PRBS في نسيج FPGA من ramp/ PRBS سلامة البيانات لمدة دقيقة واحدة. يتم استقصاء سجل RX JESD204C Intel FPGA IP rx_err بشكل مستمر للحصول على قيمة صفر لمدة دقيقة واحدة.
يوضح الشكل أدناه إعداد الاختبار المفاهيمي لفحص سلامة البيانات.

الشكل 3. التحقق من سلامة البيانات باستخدام R.amp/ فاحص PRBS15

الجدول 3. حالات اختبار طبقة النقل

حالة الاختبار

موضوعي

وصف

معايير النجاح

TL.1

تحقق من تعيين طبقة النقل لقناة البيانات باستخدام ramp نمط الاختبار.

تم ضبط Data_mode على Ramp_وضع.

تتم قراءة الإشارات التالية من خلال السجلات:

تتم قراءة crc_err من rx_err_status (0x60[14]).
تتم قراءة jrx_patchk_data_error من سجل tst_err0.

يجب أن يكون crc_err منخفضًا للتمرير.
يجب أن يكون jrx_patchk_data_error منخفضًا.

TL.2

تحقق من تعيين طبقة النقل لقناة البيانات باستخدام نموذج اختبار PRBS15.

تم تعيين Data_mode على prbs_mode.

تتم قراءة القيم التالية من السجلات:

تتم قراءة crc_err من rx_err_status (0x60[14]).
تتم قراءة jrx_patchk_data_error من سجل tst_err0.

يجب أن يكون crc_err منخفضًا للتمرير.
يجب أن يكون jrx_patchk_data_error منخفضًا.

تكوينات JESD204C Intel FPGA IP وADC
يتم دعم معلمات JESD204C Intel FPGA IP (L و M و F) في عملية سحب الأجهزة هذه أصلاً بواسطة جهاز AD9081. معدل بيانات جهاز الإرسال والاستقبال ، sampتتوافق ساعة ling ومعلمات JESD204C الأخرى مع ظروف التشغيل AD908D1.
يقوم اختبار فحص الأجهزة بتنفيذ JESD204C Intel FPGA IP بتكوين المعلمة التالي.

الإعداد العام لجميع التكوينات:

ع = 1

قوات التحالف = 0
CS = 0
فئة فرعية = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

ساعة إدارة FPGA (ميجاهرتز) = 100

نتائج الاختبار
يحتوي الجدول التالي على النتائج المحتملة وتعريفها.

الجدول 4. تعريف النتائج

نتيجة	تعريف
يمر	لوحظ أن الجهاز قيد الاختبار (DUT) يظهر سلوكًا مطابقًا.
تمرير مع التعليقات	لوحظ أن DUT تظهر سلوكًا مطابقًا. ومع ذلك ، يتم تضمين شرح إضافي للموقف (على سبيل المثالample: بسبب ضيق الوقت ، تم إجراء جزء فقط من الاختبار).

نتيجة	تعريف
يفشل	لوحظ أن DUT تظهر سلوكًا غير متوافق.
تحذير	لوحظ أن DUT تعرض سلوكًا غير موصى به.
الرجوع إلى التعليقات	من الملاحظات ، لا يمكن تحديد نجاح أو فشل صالح. يتم تضمين شرح إضافي للوضع.

يوضح الجدول التالي نتائج حالات الاختبار SHA.1 و SHA.2 و EMBA.1 و EMBA.2 و EMBA.3 و TL.1 و TL.2 مع قيم L و M و F ومعدل البيانات و sampساعة ling ، وساعة الارتباط ، وترددات SYSREF.

الجدول 5. نتيجة حالات الاختبار SHA.1 وSHA.2 وEMBA.1 وEMBA.2 وEMBA.3 وTL.1 وTL.2

لا.	L	M	F	S	HD	E	N	NP	محول تناظري رقمي Sampساعة لينغ (ميجاهرتز)	ساعة جهاز FPGA (ميجاهرتز)	FPGA ساعة الإطار (ميجا هرتز)	FPGA ساعة الارتباط (ميجا هرتز)	معدل الحارة (جيجابت في الثانية)	نتيجة
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	يمر

تعليقات نتيجة الاختبار
في كل حالة اختبار ، ينشئ RX JESD204C Intel FPGA IP بنجاح محاذاة رأس المزامنة والمحاذاة متعددة الكتل الممتدة وحتى مرحلة بيانات المستخدم.
لم يلاحظ R.amp ومدقق PRBS لتكوينات JESD التي تغطي جميع الممرات المادية ، ولم يلاحظ أيضًا فحص التكرار الدوري (CRC) وخطأ تماثل الأمر.
أثناء دورات طاقة معينة ، قد يظهر خطأ انحراف المسار مع تكوينات المعلمات. لتجنب هذا الخطأ ، يجب برمجة قيم إزاحة LEMC أو يمكنك أتمتة ذلك باستخدام إجراء مسح المعايرة. لمزيد من المعلومات حول القيم القانونية لإزاحة LEMC ، ارجع إلى آلية ضبط RBD في دليل مستخدم JESD204C IP للبلاط F.

معلومات ذات صلة
آلية ضبط RBD

ملخص
يوضح هذا التقرير التحقق من صحة واجهة JESD204C Intel FPGA IP والواجهة الكهربائية PHY مع جهاز AD9081 / 9082 (R2 Silicon) حتى 24.75 جيجابت في الثانية لـ ADC. يظهر التكوين الكامل وإعداد الأجهزة لتوفير الثقة في قابلية التشغيل البيني وأداء الجهازين.

سجل مراجعة المستندات لـ AN 927: تقرير قابلية التشغيل البيني JESD204C Intel FPGA IP وADI AD9081 MxFE* ADC لأجهزة Intel Agilex F-Tile

نسخة الوثيقة	التغييرات
2022.04.25	الإصدار الأولي.

AN 876: JESD204C Intel® FPGA IP و ADI AD9081 MxFE * تقرير التشغيل التفاعلي ADC لأجهزة Intel® Agilex® F-Tile

المستندات / الموارد

تقرير التشغيل البيني Intel JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC [بي دي اف] دليل المستخدم
تقرير التشغيل التفاعلي JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC ، JESD204C ، Intel FPGA IP و ADI AD9081 MxFE ADC تقرير التشغيل البيني

مراجع

دليل المستخدم