JESD204C Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության զեկույցի օգտագործման ուղեցույց

Բովանդակություն թաքցնել

1 JESD204C Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության հաշվետվություն

2 Ապրանքի մասին տեղեկատվություն

3 Ապրանքի օգտագործման հրահանգներ

4 JESD204C Intel® FPGA IP և ADI AD9081 MxFE* ADC փոխգործունակության հաշվետվություն Intel® Agilex™ F-tile սարքերի համար

4.1 Համակարգի նկարագրություն

5 Փաստաթղթեր / ռեսուրսներ

5.1 Հղումներ

JESD204C Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության հաշվետվություն

Ապրանքի մասին տեղեկատվություն

Օգտագործողի ձեռնարկում նշված արտադրանքը JESD204C Intel FPGA IP-ն է: Այն ապարատային բաղադրիչ է, որն օգտագործվում է Intel Agilex I-Series F-Tile Demo Board-ի և ADI AD9081-FMCA-EBZ EVM-ի հետ համատեղ: IP-ն ստեղծվում է Duplex ռեժիմում, բայց օգտագործվում է միայն ընդունիչի ուղին: Այն ստեղծում է 375 ՄՀց կապի ժամացույց և 375 ՄՀց կադրի ժամացույց: ADC փոխգործունակության թեստի ապարատային կարգավորումը ցույց է տրված նկար 1-ում: IP-ն պահանջում է, որ SYSREF-ը տրամադրվի JESD204C Intel FPGA IP սարքի ժամացույցը ստացող ժամացույցի գեներատորի կողմից:

Ապրանքի օգտագործման հրահանգներ

Սարքավորումների տեղադրում
JESD204C Intel FPGA IP-ի օգտագործման համար սարքավորումները կարգավորելու համար հետևեք հետևյալ քայլերին.

Միացրեք ADI AD9081-FMCA-EBZ EVM-ը Intel Agilex I-Series F-Tile Demo Board-ի FMC+ միակցիչին։
Համոզվեք, որ SYSREF ազդանշանը տրամադրվում է JESD204C Intel FPGA IP սարքի ժամացույցը մատակարարող ժամացույցի գեներատորի կողմից։

Համակարգի նկարագրություն
Համակարգային մակարդակի դիագրամը ցույց է տալիս, թե ինչպես են տարբեր մոդուլները միացված այս նախագծում: Այն ներառում է Intel Agilex-I F-tile Demo Board-ը, Intel Agilex F-tile Device-ը, Top-Level RTL-ը, Platform Designer System-ը, Pattern Generator-ը, Pattern Checker-ը, F-Tile JESD204C Duplex IP Core-ը և տարբեր ժամացույցներ ու ինտերֆեյսներ:

Փոխգործունակության մեթոդաբանություն
Ընդունիչի տվյալների կապի շերտ
Այս փորձարկման տարածքը ներառում է համաժամեցման վերնագրի հավասարեցման (SHA) և ընդլայնված բազմաբլոկային հավասարեցման (EMBA) փորձարկման դեպքերը: JESD204C Intel FPGA IP-ն փորձարկման ընթացքում կարդում է տվյալների կապի շերտի գրանցամատյանները, գրում դրանք գրանցամատյանում: files-ը և ստուգում է դրանք TCL սկրիպտների միջոցով չափանիշները փոխանցելու համար։

JESD204C Intel® FPGA IP և ADI AD9081 MxFE* ADC փոխգործունակության հաշվետվություն Intel® Agilex™ F-tile սարքերի համար

JESD204C Intel® FPGA IP-ն բարձր արագությամբ կետից կետ սերիական ինտերֆեյսի մտավոր սեփականություն (IP) է։
JESD204C Intel FPGA IP-ն ապարատային առումով փորձարկվել է մի քանի ընտրված JESD204C համատեղելի անալոգ-թվային փոխարկիչ (ADC) սարքերով։
Այս զեկույցը ընդգծում է JESD204C Intel FPGA IP-ի փոխգործունակությունը Analog Devices Inc. (ADI) ընկերության AD9081 խառը ազդանշանային առջևի մասի (MxFE*) գնահատման մոդուլի (EVM) հետ։ Հետևյալ բաժինները նկարագրում են սարքավորումների ստուգման մեթոդաբանությունը և փորձարկման արդյունքները։

Առնչվող տեղեկատվություն
F-tile JESD204C Intel FPGA IP օգտագործողի ուղեցույց

Սարքավորումների և ծրագրային ապահովման պահանջներ
Փոխգործունակության թեստը պահանջում է հետևյալ ապարատային և ծրագրային գործիքները՝ Սարքավորումներ

Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) 12V սնուցման ադապտերով

Անալոգային սարքեր (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D գնահատման տախտակ (Si5345-D-EVB)

SMA արականից SMP արական
SMP արականից SMP մալուխ

Ծրագրային ապահովում

Intel Quartus® Prime Pro Edition ծրագրաշարի տարբերակը 21.4

AD9081_API տարբերակ 1.1.0 կամ ավելի նոր (Linux ծրագիր, պահանջվում է AD9081 EVM կարգավորման համար)

Առնչվող տեղեկատվություն

AD9081/AD9082 համակարգի մշակման օգտագործողի ուղեցույց
Skyworks Si5345-D գնահատման տախտակի օգտագործողի ուղեցույց

Սարքավորումների տեղադրում
JESD204C Intel FPGA IP-ն ստեղծվում է դուպլեքս ռեժիմում, բայց օգտագործվում է միայն ընդունիչի ուղին: FCLK_MULP =1, WIDTH_MULP = 8, S = 1 դեպքում, միջուկի PLL-ը ստեղծում է 375 ՄՀց կապի ժամացույց և 375 ՄՀց կադրերի ժամացույց:
Intel Agilex I-Series F-Tile Demo Board-ը օգտագործվում է ADI AD9081-FMCA-EBZ EVM-ի հետ, որը միացված է մշակման տախտակի FMC+ միակցիչին: ADC փոխգործունակության թեստի համար նախատեսված սարքային կարգավորումը ցույց է տրված սարքային կարգավորման նկարում: • AD9081-FMCA-EBZ EVM-ը սնուցվում է Intel Agilex I-Series F-Tile Demo Board-ից՝ FMC+ միակցիչի միջոցով:

F-tile ընդունիչ-ընդունիչը և JESD204C Intel FPGA IP միջուկի PLL հղման ժամացույցները մատակարարվում են Si5345-D-EVB-ի կողմից՝ SMA-SMP մալուխի միջոցով: Agilex-I F-Tile Demo Board-ի վրա MUX_DIP_SW0-ը դրեք բարձր՝ համոզվելու համար, որ U22-ը ընդունում է CLKIN1-ը, որը միացված է SMP մալուխին:

Si5345-D-EVB-ն SMP-SMP մալուխի միջոցով ապահովում է հղման ժամացույց AD7044 EVM-ում առկա HMC9081 ծրագրավորվող ժամացույցի գեներատորի համար։
JESD204C Intel FPGA IP միջուկի կառավարման ժամացույցը մատակարարվում է Silicon Labs Si5332 ծրագրավորվող ժամացույցի գեներատորի կողմից, որը տեղադրված է Intel Agilex I-Series F-tile Demo Board-ում։

HMC7044 ծրագրավորվող ժամացույցի գեներատորը ապահովում է AD9081 սարքի հղման ժամացույցը: AD9081 սարքում առկա փուլային կողպված ցիկլը (PLL) ստեղծում է ցանկալի ADC-ները:ampling ժամացույցը սարքի հղման ժամացույցից։
Ենթադասի 1-ի համար HMC7044 ժամացույցի գեներատորը FMC+ միակցիչի միջոցով ստեղծում է SYSREF ազդանշան AD9081 սարքի և JESD204C Intel FPGA IP-ի համար։

Ոչte: Intel-ը խորհուրդ է տալիս SYSREF-ը տրամադրել JESD204C Intel FPGA IP սարքի ժամացույցը մատակարարող ժամացույցի գեներատորը։

Համակարգի նկարագրություն

Հետևյալ համակարգային մակարդակի դիագրամը ցույց է տալիս, թե ինչպես են տարբեր մոդուլները միացված այս նախագծում։

Նկար 2. Համակարգի դիագրամ

Նշումներ:

M-ը փոխարկիչների քանակն է։
S-ը փոխանցված s-երի քանակն էamples մեկ փոխարկիչի համար մեկ կադրի համար։
WIDTH_MULP-ը կիրառական և տրանսպորտային շերտերի միջև տվյալների լայնության բազմապատկիչն է։
N-ը մեկ փոխարկիչի համար նախատեսված փոխակերպման բիթերի քանակն է։
CS-ը կառավարման բիթերի քանակն է մեկ փոխակերպման վրկ-ի համար։amples.

Այս կարգավորման մեջ, օրինակ՝ampԵթե L = 8, M = 4 և F = 1, ընդունիչ-ընդունիչի գծերի տվյալների փոխանցման արագությունը 24.75 Գբ/վ է։
Si5332 OUT1-ը mgmt_clk-ին ստեղծում է 100 ՄՀց հաճախականություն։ Si5345-D-EVB-ն ստեղծում է երկու հաճախականություն՝ 375 ՄՀց և 100 ՄՀց։ 375 ՄՀց-ը մատակարարվում է Intel Agilex I-Series F-tile Demo Board-ի ներկառուցված մուլտիպլեքսորին՝ J19 SMA միացքի միջոցով։ Ներկառուցված մուլտիպլեքսորի ելքային հաճախականությունը կառավարում է F-tile ընդունիչ-ընդունիչի հղման հաճախականությունը (refclk_xcvr) և JESD204C Intel FPGA IP core PLL հղման հաճախականությունը (refclk_core)։ Si100-D-EVB-ից 5345 ՄՀց-ը միացված է AD7044 EVM-ում առկա HMC9081 ծրագրավորվող հաճախականությունների գեներատորին որպես հաճախականությունների մուտք։
(EXT_HMCREF):

HCM7044-ը FMC միակցիչի միջոցով ստեղծում է 11.71875 ՄՀց հաճախականությամբ պարբերական SYSREF ազդանշան։
JESD204C Intel FPGA IP-ն ստեղծվում է դուպլեքս ռեժիմով, բայց օգտագործվում է միայն ընդունիչի ուղին։

Փոխգործունակության մեթոդաբանություն
Հաջորդ բաժինը նկարագրում է թեստի նպատակները, ընթացակարգը և հանձնման չափանիշները: Թեստը ներառում է հետևյալ ոլորտները՝

Ընդունիչի տվյալների կապի շերտ
Ընդունիչի տրանսպորտային շերտ

Ընդունիչի տվյալների կապի շերտ
Այս փորձարկման տարածքը ներառում է համաժամեցված վերնագրի հավասարեցման (SHA) և ընդլայնված բազմաբլոկային հավասարեցման (EMBA) փորձարկման դեպքերը։
Կապի մեկնարկի ժամանակ, ընդունիչի վերագործարկումից հետո, JESD204C Intel FPGA IP-ն սկսում է փնտրել սարքի կողմից փոխանցվող համաժամեցման վերնագրի հոսքը: Փորձարկման ընթացքում կարդացվում են տվյալների կապի շերտի հետևյալ գրանցամատյանները, որոնք գրանցվում են գրանցամատյանում: files, և ստուգվել է չափանիշները TCL սկրիպտների միջոցով անցնելու համար։

Առնչվող տեղեկատվություն
F-tile JESD204C Intel FPGA IP օգտագործողի ուղեցույց

Վերնագրի համաժամեցման համաժամեցում (SHA)
Աղյուսակ 1. Վերնագրերի համաժամեցման փորձարկման դեպքեր

Փորձարկման դեպք	Օբյեկտիվ	Նկարագրություն	Հանձնման չափանիշներ
SHA.1	Ստուգեք, թե արդյոք Sync Header Lock-ը հաստատված է վերակայման հաջորդականության ավարտից հետո։	Հետևյալ ազդանշանները կարդացվում են գրանցամատյաններից՝ CDR_Lock-ը կարդացվում է rx_status3 (0x8C) ռեգիստրից։ SH_Locked-ը կարդացվում է rx_status4 (0x90) ռեգիստրից։ jrx_sh_err_status-ը կարդացվում է rx_err_status (0x60) ռեգիստրից։	CDR_Lock-ը և SH_LOCK-ը պետք է բարձր լինեն՝ համապատասխան գծերի քանակին։ jrx_sh_err_status-ը պետք է լինի Jrx_sh_err_status-ի բիթային դաշտերը ստուգում են sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err և cdr_locked_err ֆայլերի առկայությունը։
SHA.2	Ստուգեք համաժամեցման վերնագրի կողպման կարգավիճակը համաժամեցման վերնագրի կողպման հասնելուց (կամ ընդլայնված բազմաբլոկ հավասարեցման փուլի ընթացքում) և կայունացումից հետո։	invalid_sync_header-ը կարդացվում է Sync Header-ի կողպման կարգավիճակի համար գրանցամատյանից (0x60[8]):	invalid_sync_header կարգավիճակը պետք է լինի 0։

Ընդլայնված բազմաբլոկային հավասարեցում (EMBA)

Աղյուսակ 2. Ընդլայնված բազմաբլոկային հավասարեցման փորձարկման դեպքեր

Փորձարկման դեպք		Օբյեկտիվ		Նկարագրություն		Հանձնման չափանիշներ
EMBA.1		Ստուգեք, թե արդյոք Extended Multiblock Lock-ը հաստատվում է միայն Sync Header Lock-ի հաստատումից հետո։		Հետևյալ ազդանշանները կարդացվում են գրանցամատյանների միջոցով.		EMB_Locked_1 արժեքը պետք է հավասար լինի 1-ի, որը համապատասխանում է յուրաքանչյուր գոտուն։ EMB_Lock_err-ը պետք է լինի 0։

	Փորձարկման դեպք		Օբյեկտիվ		Նկարագրություն		Հանձնման չափանիշներ
					EMB_Locked_1-ը կարդացվում է rx_status5 (0x94) ռեգիստրից։ EMB_Lock_err-ը կարդացվում է rx_err_status (0x60[19]) ռեգիստրից։
	EMBA.2		Ստուգեք, թե արդյոք Երկարացված բազմաբլոկային կողպեքի կարգավիճակը կայուն է (երկարացված բազմաբլոկային կողպեքից հետո կամ մինչև առաձգական բուֆերի ազատումը), ինչպես նաև անվավեր բազմաբլոկային բլոկների բացակայությունը։		invalid_eomb_eoemb-ը կարդացվում է rx_err_status (0x60[10:9]) ռեգիստրից։		invalid_eomb_eoemb-ը պետք է լինի «00»:
	EMBA.3		Ստուգեք երթևեկելի գոտու դասավորությունը։		Հետևյալ արժեքները կարդացվում են գրանցամատյաններից՝ elastic_buf_over_flow-ը կարդացվում է rx_err_status (0x60[20]) ռեգիստրից։ elastic_buf_full-ը կարդացվում է rx_status6 (0x98) ռեգիստրից։		elastic_buf_over_flow-ը պետք է լինի 0։ elastic_buf_full արժեքը պետք է հավասար լինի 1-ի, որը համապատասխանում է յուրաքանչյուր գոտուն։

Ընդունիչի փոխադրման շերտ (ԸՏՇ)
JESD204C Intel FPGA IP ընդունիչի (RX) և տրանսպորտային շերտի միջոցով օգտակար բեռնվածության տվյալների հոսքի տվյալների ամբողջականությունը ստուգելու համար ADC-ն կարգավորված է r-ի համար։amp/PRBS թեստային սխեմա։ ADC-ն նաև կարգավորված է աշխատելու նույն կոնֆիգուրացիայով, ինչ որ կարգավորված է JESD204C Intel FPGA IP-ում։ r-ըamp/PRBS ստուգիչը FPGA հյուսվածքում ստուգում է r-ըamp/PRBS տվյալների ամբողջականությունը մեկ րոպեի ընթացքում: RX JESD204C Intel FPGA IP գրանցամատյանը rx_err անընդհատ հարցման է ենթարկվում զրոյական արժեքի համար մեկ րոպեի ընթացքում:
Ստորև բերված նկարը ցույց է տալիս տվյալների ամբողջականության ստուգման համար կոնցեպտուալ թեստի կարգավորումը։

Նկար 3. Տվյալների ամբողջականության ստուգում R-ի միջոցովamp/PRBS15 Ստուգիչ

Աղյուսակ 3. Տրանսպորտային շերտի փորձարկման դեպքեր

Փորձարկման դեպք

Օբյեկտիվ

Նկարագրություն

Հանձնման չափանիշներ

TL.1 TL

Ստուգեք տվյալների ալիքի տրանսպորտային շերտի քարտեզագրումը՝ օգտագործելով ramp փորձարկման ձևանմուշ։

Data_mode-ը սահմանված է R-ի վրաamp_ռեժիմ։

Հետևյալ ազդանշանները կարդացվում են գրանցամատյանների միջոցով.

crc_err-ը կարդացվում է rx_err_status-ից (0x60[14]):
jrx_patchk_data_error-ը կարդացվում է tst_err0 ռեգիստրից։

crc_err-ը պետք է ցածր լինի՝ անցնելու համար։
jrx_patchk_data_error-ը պետք է ցածր լինի։

TL.2 TL

Ստուգեք տվյալների ալիքի տրանսպորտային շերտի քարտեզագրումը՝ օգտագործելով PRBS15 թեստային սխեման։

Data_mode-ը սահմանված է prbs_mode-ի վրա։

Հետևյալ արժեքները կարդացվում են գրանցամատյաններից՝

crc_err-ը կարդացվում է rx_err_status-ից (0x60[14]):
jrx_patchk_data_error-ը կարդացվում է tst_err0 ռեգիստրից։

crc_err-ը պետք է ցածր լինի՝ անցնելու համար։
jrx_patchk_data_error-ը պետք է ցածր լինի։

JESD204C Intel FPGA IP և ADC կոնֆիգուրացիաներ
Այս սարքավորման ստուգման մեջ JESD204C Intel FPGA IP պարամետրերը (L, M և F) բնականորեն աջակցվում են AD9081 սարքի կողմից: Փոխանցիչ-ընդունիչի տվյալների փոխանցման արագությունը, sampling ժամացույցը և JESD204C-ի մյուս պարամետրերը համապատասխանում են AD908D1-ի աշխատանքային պայմաններին։
Սարքավորումների ստուգման թեստավորումը իրականացնում է JESD204C Intel FPGA IP-ն հետևյալ պարամետրերի կազմաձևով։

Բոլոր կարգավորումների համար գլոբալ կարգավորում՝

E = 1 թ

CF = 0
ԿՍ = 0
Ենթադասը = 1

FCLK_MULP = 1
ԼԱՅՆՈՒԹՅՈՒՆ_ՄՈՒԼՊ = 8
SH_CONFIG = CRC-12

FPGA կառավարման ժամացույց (MHz) = 100

Փորձարկման արդյունքներ
Հետևյալ աղյուսակը պարունակում է հնարավոր արդյունքները և դրանց սահմանումները։

Աղյուսակ 4. Արդյունքների սահմանում

Արդյունք	Սահմանում
ԱՆՑՈՒՄ	Փորձարկվող սարքը (ՓՍՍ) ցուցաբերել է համապատասխան վարքագիծ։
ԱՆՑՆԵԼ մեկնաբանություններով	Դիտարկվել է, որ DUT-ը ցուցաբերում է համապատասխան վարքագիծ։ Այնուամենայնիվ, ներառված է իրավիճակի լրացուցիչ բացատրություն (օրինակ՝ampժամանակի սղության պատճառով թեստավորման միայն մի մասն է իրականացվել):

Արդյունք	Սահմանում
ԽԱՂԱԼ	Դիտարկվել է, որ DUT-ը ցուցաբերում է ոչ համապատասխան վարքագիծ։
Զգուշացում	ԴՈՒՏ-ը ցուցաբերել է անցանկալի վարքագիծ։
Դիտեք մեկնաբանությունները	Դիտարկումներից հնարավոր չէր որոշել՝ արդյոք թեստը հաջողությամբ է անցել, թե ոչ։ Ներառված է իրավիճակի լրացուցիչ բացատրություն։

Հետևյալ աղյուսակը ցույց է տալիս SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 և TL.2 փորձարկման դեպքերի արդյունքները՝ համապատասխանաբար L, M, F, տվյալների փոխանցման արագություն, s արժեքներով։ampling ժամացույց, կապի ժամացույց և SYSREF հաճախականություններ։

Աղյուսակ 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 և TL.2 փորձարկման դեպքերի արդյունքները

Ոչ	L	M	F	S	HD	E	N	NP	ADC Sampling ժամացույց (MHz)	FPGA սարքի ժամացույց (MHz)	FPGA Կադրի ժամացույց (ՄՀց)	FPGA Կապի ժամացույց (ՄՀց)	Գոտու արագություն (Gbps)	Արդյունք
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Անցում

Թեստի արդյունքների մեկնաբանություններ
Յուրաքանչյուր փորձարկման դեպքում RX JESD204C Intel FPGA IP-ն հաջողությամբ հաստատում է համաժամեցման վերնագրի հավասարեցումը, ընդլայնված բազմաբլոկային հավասարեցումը և մինչև օգտագործողի տվյալների փուլը։
Ռ-ի կողմից տվյալների ամբողջականության հետ կապված որևէ խնդիր չի նկատվում։amp և PRBS ստուգիչ JESD կոնֆիգուրացիաների համար, որոնք ընդգրկում են բոլոր ֆիզիկական գծերը, ինչպես նաև չի դիտարկվում ցիկլիկ ավելորդության ստուգման (CRC) և հրամանի համարժեքության սխալ։
Որոշակի հզորացման ցիկլերի ընթացքում պարամետրերի կարգավորումների հետ կարող է առաջանալ գոտու թեքման սխալ: Այս սխալից խուսափելու համար LEMC շեղման արժեքները պետք է ծրագրավորվեն, կամ դուք կարող եք ավտոմատացնել սա՝ օգտագործելով կալիբրացման սկանավորման ընթացակարգը: LEMC շեղման օրինական արժեքների վերաբերյալ լրացուցիչ տեղեկությունների համար տե՛ս F-tile JESD204C IP օգտագործողի ուղեցույցի RBD կարգավորման մեխանիզմը:

Առնչվող տեղեկատվություն
RBD կարգավորման մեխանիզմ

Ամփոփում
Այս հաշվետվությունը ցույց է տալիս JESD204C Intel FPGA IP և PHY էլեկտրական ինտերֆեյսի վավերացումը AD9081/9082 (R2 Silicon) սարքի հետ՝ մինչև 24.75 Գբ/վ արագությամբ ADC-ի համար: Ամբողջական կոնֆիգուրացիան և սարքավորումների կարգաբերումը ցույց են տալիս երկու սարքերի փոխգործունակության և աշխատանքի վստահություն:

AN 927-ի փաստաթղթի վերանայման պատմությունը. JESD204C Intel FPGA IP և ADI AD9081 MxFE* ADC փոխգործունակության հաշվետվություն Intel Agilex F-Tile սարքերի համար

Փաստաթղթի տարբերակը	Փոփոխություններ
2022.04.25	Նախնական թողարկում.

AN 876: JESD204C Intel® FPGA IP և ADI AD9081 MxFE* ADC փոխգործունակության հաշվետվություն Intel® Agilex® F-Tile սարքերի համար

Փաստաթղթեր / ռեսուրսներ

intel JESD204C Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության զեկույց [pdf] Օգտագործողի ուղեցույց
JESD204C Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության զեկույց, JESD204C, Intel FPGA IP և ADI AD9081 MxFE ADC փոխգործունակության զեկույց

Հղումներ

Օգտագործողի ձեռնարկ