JESD204C Intel FPGA IP at ADI AD9081 MxFE ADC Interoperability Report

Impormasyon ng Produkto

Ang produktong tinutukoy sa manwal ng gumagamit ay ang JESD204C Intel FPGA IP. Ito ay isang bahagi ng hardware na ginagamit kasabay ng Intel Agilex I-Series F-Tile Demo Board at ang ADI AD9081-FMCA-EBZ EVM. Ang IP ay na-instantiate sa Duplex mode ngunit ang receiver path lang ang ginagamit. Bumubuo ito ng 375 MHz link clock at 375 MHz frame clock. Ang setup ng hardware para sa ADC interoperability test ay ipinapakita sa Figure 1. Ang IP ay nangangailangan ng SYSREF na ibigay ng clock generator na pinagmumulan ng JESD204C Intel FPGA IP device clock.

Mga Tagubilin sa Paggamit ng Produkto

Pag-setup ng Hardware
Upang i-set up ang hardware para sa paggamit ng JESD204C Intel FPGA IP, sundin ang mga hakbang na ito:

1. Ikonekta ang ADI AD9081-FMCA-EBZ EVM sa FMC+ connector ng Intel Agilex I-Series F-Tile Demo Board.
2. Tiyakin na ang SYSREF signal ay ibinibigay ng clock generator na pinagmumulan ng JESD204C Intel FPGA IP device clock.

Paglalarawan ng System
Ipinapakita ng diagram sa antas ng system kung paano konektado ang iba't ibang mga module sa disenyong ito. Kabilang dito ang Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, at iba't ibang orasan at interface.

Pamamaraan ng Interoperability
Layer ng Link ng Data ng Receiver
Sinasaklaw ng lugar ng pagsubok na ito ang mga kaso ng pagsubok para sa sync header alignment (SHA) at extended multiblock alignment (EMBA). Ang JESD204C Intel FPGA IP ay nagbabasa ng mga rehistro mula sa layer ng link ng data sa panahon ng pagsubok, isinusulat ang mga ito sa log files, at i-verify ang mga ito para sa pagpasa ng pamantayan sa pamamagitan ng mga script ng TCL.

JESD204C Intel® FPGA IP at ADI AD9081 MxFE* ADC Interoperability Report para sa Intel® Agilex™ F-tile Device

Ang JESD204C Intel® FPGA IP ay isang high-speed point-to-point serial interface na intellectual property (IP).
Ang JESD204C Intel FPGA IP ay nasubok sa hardware gamit ang ilang piling JESD204C compliant analog-to-digital converter (ADC) device.
Itinatampok ng ulat na ito ang interoperability ng JESD204C Intel FPGA IP kasama ang AD9081 Mixed Signal Front End (MxFE*) evaluation module (EVM) mula sa Analog Devices Inc. (ADI). Inilalarawan ng mga sumusunod na seksyon ang pamamaraan ng pag-checkout ng hardware at mga resulta ng pagsubok.

Kaugnay na Impormasyon
F-tile JESD204C Intel FPGA IP User Guide

Mga Kinakailangan sa Hardware at Software
Ang interoperability test ay nangangailangan ng mga sumusunod na hardware at software tool: Hardware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) na may 12V power adapter
• Mga Analog na Device (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA na lalaki sa SMP na lalaki
• SMP na lalaki sa SMP cable

Software

• Intel Quartus® Prime Pro Edition software na bersyon 21.4
• AD9081_API bersyon 1.1.0 o mas bago (Linux application, kinakailangan para sa AD9081 EVM configuration)

Kaugnay na Impormasyon

• AD9081/AD9082 System Development User Guide
• Gabay sa Gumagamit ng Skyworks Si5345-D Evaluation Board

Pag-setup ng Hardware
Ang JESD204C Intel FPGA IP ay na-instantiate sa Duplex mode ngunit ang receiver path lang ang ginagamit. Para sa FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ang core PLL ay bumubuo ng 375 MHz link clock at isang 375 MHz frame clock.
Ginagamit ang Intel Agilex I-Series F-Tile Demo Board kasama ang ADI AD9081-FMCA-EBZ EVM na konektado sa FMC+ connector ng development board. Ang hardware setup para sa ADC interoperability test ay ipinapakita sa Hardware Setup figure.- • Ang AD9081-FMCA-EBZ EVM ay kumukuha ng kapangyarihan mula sa Intel Agilex I-Series F-Tile Demo Board sa pamamagitan ng FMC+ connector.

• Ang F-tile transceiver at JESD204C Intel FPGA IP core PLL reference clocks ay ibinibigay ng Si5345-D-EVB sa pamamagitan ng SMA hanggang SMP cable. Itakda ang MUX_DIP_SW0 sa mataas sa Agilex-I F-Tile Demo Board upang matiyak na kumukuha ang U22 ng CLKIN1 na nakakonekta sa SMP cable.
• Ang Si5345-D-EVB ay nagbibigay ng reference na orasan sa HMC7044 programmable clock generator na nasa AD9081 EVM hanggang SMP hanggang SMP cable.
• Ang management clock para sa JESD204C Intel FPGA IP core ay ibinibigay ng Silicon Labs Si5332 programmable clock generator na nasa Intel Agilex I-Series F-tile Demo Board.
• Ang HMC7044 programmable clock generator ay nagbibigay ng AD9081 device reference clock. Ang phase-locked loop (PLL) na nasa AD9081 device ay bumubuo ng gustong ADC sampling clock mula sa reference clock ng device.
• Para sa Subclass 1, ang HMC7044 clock generator ay bumubuo ng SYSREF signal para sa AD9081 device at para sa JESD204C Intel FPGA IP sa pamamagitan ng FMC+ connector.

Hindite: Inirerekomenda ng Intel ang SYSREF na ibigay ng clock generator na pinagmumulan ng JESD204C Intel FPGA IP device clock.

Paglalarawan ng System

Ang sumusunod na system-level diagram ay nagpapakita kung paano konektado ang iba't ibang mga module sa disenyong ito.

Larawan 2. System Diagram

Mga Tala:

1. M ay ang bilang ng mga nagko-convert.
2. S ay ang bilang ng ipinadala samples bawat converter bawat frame.
3. Ang WIDTH_MULP ay ang data width multiplier sa pagitan ng layer ng application at layer ng transportasyon.
4. Ang N ay ang bilang ng mga conversion bit bawat converter.
5. Ang CS ay ang bilang ng mga control bit sa bawat conversion samples.

Sa setup na ito, para sa example L = 8, M = 4, at F = 1, ang data rate ng mga transceiver lane ay 24.75 Gbps.
Ang Si5332 OUT1 ay bumubuo ng 100 MHz na orasan sa mgmt_clk. Ang Si5345-D-EVB ay bumubuo ng dalawang frequency ng orasan, 375 MHz at 100 MHz. Ang 375 MHz ay ​​ibinibigay sa naka-embed na multiplexer sa Intel Agilex I-Series F-tile Demo Board sa pamamagitan ng J19 SMA port. Ang output clock ng naka-embed na multiplexer ay nagtutulak sa F-tile transceiver reference clock (refclk_xcvr) at JESD204C Intel FPGA IP core PLL reference clock (refclk_core). Ang 100 MHz mula sa Si5345-D-EVB ay konektado sa HMC7044 programmable clock generator na nasa AD9081 EVM bilang input ng orasan
(EXT_HMCREF).

Ang HCM7044 ay bumubuo ng isang pana-panahong signal ng SYSREF na 11.71875 MHz sa pamamagitan ng FMC Connector.
Ang JESD204C Intel FPGA IP ay na-instantiate sa Duplex mode ngunit ang receiver path lang ang ginagamit.

Pamamaraan ng Interoperability
Ang sumusunod na seksyon ay naglalarawan sa mga layunin ng pagsusulit, pamamaraan, at mga pamantayan sa pagpasa. Ang pagsusulit ay sumasaklaw sa mga sumusunod na lugar:

• Layer ng link ng data ng receiver
• Receiver transport layer

Layer ng Link ng Data ng Receiver
Sinasaklaw ng lugar ng pagsubok na ito ang mga kaso ng pagsubok para sa sync header alignment (SHA) at extended multiblock alignment (EMBA).
Sa pagsisimula ng link, pagkatapos ng pag-reset ng receiver, magsisimulang hanapin ng JESD204C Intel FPGA IP ang stream ng sync header na ipinapadala ng device. Ang mga sumusunod na rehistro mula sa layer ng data link ay binabasa sa panahon ng pagsubok, na nakasulat sa log files, at na-verify para sa pagpasa ng pamantayan sa mga TCL script.

Kaugnay na Impormasyon
F-tile JESD204C Intel FPGA IP User Guide

Sync Header Alignment (SHA)
Talahanayan 1. Sync Header Alignment Test Cases

Test Case	Layunin	Paglalarawan	Pamantayan sa Pagpasa
SHA.1	Suriin kung ang Sync Header Lock ay iginiit pagkatapos makumpleto ang reset sequence.	Ang mga sumusunod na signal ay binabasa mula sa mga rehistro: Ang CDR_Lock ay binabasa mula sa rehistro ng rx_status3 (0x8C). Ang SH_Locked ay nabasa mula sa rx_status4 (0x90) na rehistro. Ang jrx_sh_err_status ay binabasa mula sa rehistro ng rx_err_status (0x60).	Ang CDR_Lock at SH_LOCK ay dapat igiit sa mataas na naaayon sa bilang ng mga lane. Ang jrx_sh_err_status ay dapat na  Ang mga bit field sa jrx_sh_err_status ay sumusuri para sa sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, at cdr_locked_err.
SHA.2	Suriin ang status ng Sync Header Lock pagkatapos makamit ang lock ng header ng pag-sync (o sa panahon ng Extended Multi-Block Alignment phase) at stable.	invalid_sync_header ay nabasa para sa Sync Header lock status mula sa rehistro (0x60[8]).	invalid_sync_header status ay dapat na 0.

Extended Multiblock Alignment (EMBA)

Talahanayan 2. Mga Extended Multiblock Alignment Test Cases

Test Case		Layunin		Paglalarawan		Pamantayan sa Pagpasa
EMBA.1		Suriin kung ang Extended Multiblock Lock ay iginiit lamang pagkatapos ng assertion ng Sync Header Lock.		Ang mga sumusunod na signal ay binabasa sa pamamagitan ng mga rehistro:		Ang halaga ng EMB_Locked_1 ay dapat na katumbas ng 1 na tumutugma sa bawat lane. Ang EMB_Lock_err ay dapat na 0.
	Test Case		Layunin		Paglalarawan		Pamantayan sa Pagpasa
					Nabasa ang EMB_Locked_1 mula sa rehistro ng rx_status5 (0x94). Nabasa ang EMB_Lock_err mula sa rehistro ng rx_err_status (0x60[19]).
	EMBA.2		Suriin kung ang katayuan ng Extended Multiblock Lock ay stable (pagkatapos ng pinalawig na multiblock lock o hanggang sa mailabas ang elastic buffer) kasama ng walang di-wastong multiblock.		binasa ang invalid_eomb_eoemb mula sa rehistro ng rx_err_status (0x60[10:9]).		ang invalid_eomb_eoemb ay dapat na “00”.
	EMBA.3		Suriin ang pagkakahanay ng lane.		Ang mga sumusunod na halaga ay binabasa mula sa mga rehistro: Ang elastic_buf_over_flow ay binabasa mula sa rehistro ng rx_err_status (0x60[20]). Ang elastic_buf_full ay binabasa mula sa rehistro ng rx_status6 (0x98).		ang elastic_buf_over_flow ay dapat na 0. Ang elastic_buf_full na halaga ay dapat na katumbas ng 1 na tumutugma sa bawat lane.

Receiver Transport Layer (TL)
Upang suriin ang integridad ng data ng payload data stream sa pamamagitan ng receiver (RX) JESD204C Intel FPGA IP at transport layer, ang ADC ay naka-configure sa ramp/PRBS test pattern. Ang ADC ay nakatakda ring gumana sa parehong configuration tulad ng itinakda sa JESD204C Intel FPGA IP. Ang rampSinusuri ng /PRBS checker sa tela ng FPGA ang ramp/PRBS data integrity para sa isang minuto. Ang RX JESD204C Intel FPGA IP register rx_err ay patuloy na sinusuri para sa zero value sa loob ng isang minuto.
Ipinapakita ng figure sa ibaba ang konseptwal na pag-setup ng pagsubok para sa pagsusuri ng integridad ng data.

Figure 3. Pagsusuri ng Integridad ng Data Gamit ang Ramp/PRBS15 Checker

Talahanayan 3. Transport Layer Test Cases

Test Case	Layunin	Paglalarawan	Pamantayan sa Pagpasa
TL.1	Suriin ang transport layer mapping ng data channel gamit ang ramp pattern ng pagsubok.	Ang data_mode ay nakatakda sa Ramp_mode. Ang mga sumusunod na signal ay binabasa sa pamamagitan ng mga rehistro: Ang crc_err ay binabasa mula sa rx_err_status (0x60[14]).  Ang jrx_patchk_data_error ay binabasa mula sa tst_err0 register.	Ang crc_err ay dapat na mababa upang makapasa. Ang jrx_patchk_data_error ay dapat na mababa.
TL.2	Suriin ang transport layer mapping ng data channel gamit ang PRBS15 test pattern.	Ang data_mode ay nakatakda sa pbs_mode. Ang mga sumusunod na halaga ay binabasa mula sa mga rehistro: Ang crc_err ay binabasa mula sa rx_err_status (0x60[14]). Ang jrx_patchk_data_error ay binabasa mula sa tst_err0 register.	Ang crc_err ay dapat na mababa upang makapasa. Ang jrx_patchk_data_error ay dapat na mababa.

JESD204C Intel FPGA IP at ADC Configurations
Ang mga parameter ng JESD204C Intel FPGA IP (L, M, at F) sa hardware checkout na ito ay native na sinusuportahan ng AD9081 device. Ang rate ng data ng transceiver, sampling clock, at iba pang mga parameter ng JESD204C ay sumusunod sa mga kondisyon ng pagpapatakbo ng AD908D1.
Ang pagsubok sa pag-checkout ng hardware ay nagpapatupad ng JESD204C Intel FPGA IP na may sumusunod na configuration ng parameter.

Pangkalahatang setting para sa lahat ng configuration:

• E = 1
• CF = 0
• CS = 0
• Subclass = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Mga Resulta ng Pagsusulit
Ang sumusunod na talahanayan ay naglalaman ng mga posibleng resulta at ang kanilang kahulugan.

Talahanayan 4. Kahulugan ng mga Resulta

Resulta	Kahulugan
PASS	Ang Device Under Test (DUT) ay naobserbahan upang magpakita ng umaayon sa pag-uugali.
PASS na may mga komento	Ang DUT ay na-obserbahan upang magpakita ng conformant na pag-uugali. Gayunpaman, may kasamang karagdagang paliwanag sa sitwasyon (halample: dahil sa mga limitasyon sa oras, isang bahagi lamang ng pagsubok ang isinagawa).

Resulta	Kahulugan
FAIL	Ang DUT ay naobserbahan upang magpakita ng hindi kaayon na pag-uugali.
Babala	Ang DUT ay naobserbahan upang magpakita ng pag-uugali na hindi inirerekomenda.
Sumangguni sa mga komento	Mula sa mga obserbasyon, hindi matukoy ang isang wastong pass o fail. Ang isang karagdagang paliwanag ng sitwasyon ay kasama.

Ipinapakita ng sumusunod na talahanayan ang mga resulta para sa mga test case na SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, at TL.2 na may kaukulang mga halaga ng L, M, F, rate ng data, sampling clock, link clock, at SYSREF frequency.

Talahanayan 5. Resulta para sa Mga Test Case SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, at TL.2

Hindi.	L	M	F	S	HD	E	N	NP	ADC Sampling Clock (MHz)	FPGA Device Clock (MHz)	FPGA Frame Clock (MHz)	FPGA Link Clock (MHz)	Rate ng Lane (Gbps)	Resulta
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pass

Mga Komento sa Resulta ng Pagsubok
Sa bawat pagsubok na kaso, matagumpay na naitatag ng RX JESD204C Intel FPGA IP ang sync header alignment, pinalawig na multiblock alignment, at hanggang sa yugto ng data ng user.
Walang isyu sa integridad ng data ang sinusunod ng Ramp at PRBS checker para sa mga configuration ng JESD na sumasaklaw sa lahat ng pisikal na lane, wala ring cyclic redundancy check (CRC) at command parity error na naobserbahan.
Sa ilang partikular na ikot ng kuryente, maaaring lumitaw ang error sa lane deskew kasama ng mga configuration ng parameter. Upang maiwasan ang error na ito, dapat na i-program ang mga halaga ng offset ng LEMC o maaari mo itong i-automate gamit ang pamamaraan ng pag-calibrate sweep. Para sa higit pang impormasyon sa mga legal na halaga ng LEMC offset, sumangguni sa RBD Tuning Mechanism sa F-tile JESD204C IP User Guide.

Kaugnay na Impormasyon
RBD Tuning Mechanism

Buod
Ipinapakita ng ulat na ito ang pagpapatunay ng JESD204C Intel FPGA IP at PHY electrical interface na may AD9081/9082 (R2 Silicon) device na hanggang 24.75 Gbps para sa ADC. Ang kumpletong configuration at hardware setup ay ipinapakita upang magbigay ng kumpiyansa sa interoperability at performance ng dalawang device.

Kasaysayan ng Pagbabago ng Dokumento para sa AN 927: JESD204C Intel FPGA IP at ADI AD9081 MxFE* ADC Interoperability Report para sa Intel Agilex F-Tile Device

Bersyon ng Dokumento	Mga pagbabago
2022.04.25	Paunang paglabas.

AN 876: JESD204C Intel® FPGA IP at ADI AD9081 MxFE* ADC Interoperability Report para sa Intel® Agilex® F-Tile Device

Mga Dokumento / Mga Mapagkukunan

intel JESD204C Intel FPGA IP at ADI AD9081 MxFE ADC Interoperability Report [pdf] Gabay sa Gumagamit JESD204C Intel FPGA IP at ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP at ADI AD9081 MxFE ADC Interoperability Report

Mga sanggunian

• User Manual