JESD204C Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ یوزر گائیڈ

مشمولات چھپائیں

1 JESD204C Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ

2 پروڈکٹ کی معلومات

3 مصنوعات کے استعمال کی ہدایات

4 JESD204C Intel® FPGA IP اور ADI AD9081 MxFE* ADC انٹرآپریبلٹی رپورٹ برائے Intel® Agilex™ F-ٹائل آلات

4.1 سسٹم کی تفصیل

5 دستاویزات / وسائل

5.1 حوالہ جات

JESD204C Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ

پروڈکٹ کی معلومات

صارف دستی میں جس پروڈکٹ کا حوالہ دیا گیا ہے وہ JESD204C Intel FPGA IP ہے۔ یہ ایک ہارڈویئر جزو ہے جو Intel Agilex I-Series F-Tile Demo Board اور ADI AD9081-FMCA-EBZ EVM کے ساتھ مل کر استعمال ہوتا ہے۔ آئی پی کو ڈوپلیکس موڈ میں فوری بنایا گیا ہے لیکن صرف وصول کنندہ کا راستہ استعمال کیا جاتا ہے۔ یہ 375 میگاہرٹز لنک کلاک اور 375 میگاہرٹز فریم کلاک تیار کرتا ہے۔ ADC انٹرآپریبلٹی ٹیسٹ کے لیے ہارڈ ویئر سیٹ اپ شکل 1 میں دکھایا گیا ہے۔ IP کے لیے SYSREF کو کلاک جنریٹر کے ذریعے فراہم کرنے کی ضرورت ہے جو JESD204C Intel FPGA IP ڈیوائس کلاک کا ذریعہ ہے۔

مصنوعات کے استعمال کی ہدایات

ہارڈ ویئر سیٹ اپ
JESD204C Intel FPGA IP استعمال کرنے کے لیے ہارڈ ویئر کو ترتیب دینے کے لیے، ان مراحل پر عمل کریں:

ADI AD9081-FMCA-EBZ EVM کو Intel Agilex I-Series F-Tile Demo بورڈ کے FMC+ کنیکٹر سے جوڑیں۔
اس بات کو یقینی بنائیں کہ SYSREF سگنل گھڑی کے جنریٹر کے ذریعہ فراہم کیا گیا ہے جو JESD204C Intel FPGA IP ڈیوائس گھڑی کا ذریعہ ہے۔

سسٹم کی تفصیل
نظام کی سطح کا خاکہ دکھاتا ہے کہ اس ڈیزائن میں مختلف ماڈیولز کیسے جڑے ہوئے ہیں۔ اس میں Intel Agilex-I F-ٹائل ڈیمو بورڈ، Intel Agilex F-ٹائل ڈیوائس، ٹاپ لیول RTL، پلیٹ فارم ڈیزائنر سسٹم، پیٹرن جنریٹر، پیٹرن چیکر، F-Tile JESD204C ڈوپلیکس آئی پی کور، اور مختلف گھڑیاں اور انٹرفیس شامل ہیں۔

انٹرآپریبلٹی میتھڈولوجی
وصول کنندہ ڈیٹا لنک لیئر
یہ ٹیسٹ ایریا سنک ہیڈر الائنمنٹ (SHA) اور ایکسٹینڈڈ ملٹی بلاک الائنمنٹ (EMBA) کے ٹیسٹ کیسز کا احاطہ کرتا ہے۔ JESD204C Intel FPGA IP ٹیسٹ کے دوران ڈیٹا لنک لیئر سے رجسٹر پڑھتا ہے، انہیں لاگ میں لکھتا ہے۔ files، اور TCL اسکرپٹس کے ذریعے معیار کو پاس کرنے کے لیے ان کی تصدیق کرتا ہے۔

JESD204C Intel® FPGA IP اور ADI AD9081 MxFE* ADC انٹرآپریبلٹی رپورٹ برائے Intel® Agilex™ F-ٹائل آلات

JESD204C Intel® FPGA IP ایک تیز رفتار پوائنٹ ٹو پوائنٹ سیریل انٹرفیس انٹلیکچوئل پراپرٹی (IP) ہے۔
JESD204C Intel FPGA IP کو کئی منتخب JESD204C کمپلائنٹ اینالاگ ٹو ڈیجیٹل کنورٹر (ADC) آلات کے ساتھ ہارڈ ویئر سے ٹیسٹ کیا گیا ہے۔
یہ رپورٹ اینالاگ ڈیوائسز انکارپوریشن (ADI) سے AD204 مکسڈ سگنل فرنٹ اینڈ (MxFE*) ایویلیویشن ماڈیول (EVM) کے ساتھ JESD9081C Intel FPGA IP کی انٹرآپریبلٹی کو نمایاں کرتی ہے۔ مندرجہ ذیل حصے ہارڈویئر چیک آؤٹ کے طریقہ کار اور ٹیسٹ کے نتائج کو بیان کرتے ہیں۔

متعلقہ معلومات
F-ٹائل JESD204C Intel FPGA IP صارف گائیڈ

ہارڈ ویئر اور سافٹ ویئر کی ضروریات
انٹرآپریبلٹی ٹیسٹ کے لیے درج ذیل ہارڈویئر اور سافٹ ویئر ٹولز کی ضرورت ہوتی ہے: ہارڈ ویئر

Intel Agilex™ I-Series F-ٹائل ڈیمو بورڈ (AGIB027R29A1E2VR0) 12V پاور اڈاپٹر کے ساتھ

اینالاگ ڈیوائسز (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D ایویلیوایشن بورڈ (Si5345-D-EVB)

SMA مرد سے SMP مرد
SMP مرد سے SMP کیبل

سافٹ ویئر

Intel Quartus® Prime Pro Edition سافٹ ویئر ورژن 21.4

AD9081_API ورژن 1.1.0 یا جدید تر (Linux ایپلیکیشن، AD9081 EVM کنفیگریشن کے لیے درکار ہے)

متعلقہ معلومات

AD9081/AD9082 سسٹم ڈویلپمنٹ صارف گائیڈ
Skyworks Si5345-D ایویلیوایشن بورڈ صارف گائیڈ

ہارڈ ویئر سیٹ اپ
JESD204C Intel FPGA IP کو ڈوپلیکس موڈ میں فوری بنایا گیا ہے لیکن صرف رسیور کا راستہ استعمال کیا جاتا ہے۔ FCLK_MULP =1، WIDTH_MULP = 8، S = 1 کے لیے، کور PLL ایک 375 MHz لنک گھڑی اور 375 MHz فریم گھڑی بناتا ہے۔
ایک Intel Agilex I-Series F-Tile Demo بورڈ ADI AD9081-FMCA-EBZ EVM کے ساتھ استعمال کیا جاتا ہے جو ترقیاتی بورڈ کے FMC+ کنیکٹر سے منسلک ہوتا ہے۔ ADC انٹرآپریبلٹی ٹیسٹ کے لیے ہارڈ ویئر سیٹ اپ ہارڈ ویئر سیٹ اپ کے اعداد و شمار میں دکھایا گیا ہے۔- • AD9081-FMCA-EBZ EVM FMC+ کنیکٹر کے ذریعے Intel Agilex I-Series F-Tile Demo Board سے طاقت حاصل کرتا ہے۔

F-ٹائل ٹرانسیور اور JESD204C Intel FPGA IP کور PLL حوالہ گھڑیاں Si5345-D-EVB کے ذریعے SMA کو SMP کیبل کے ذریعے فراہم کی جاتی ہیں۔ Agilex-I F-Tile Demo بورڈ پر MUX_DIP_SW0 کو ہائی پر سیٹ کریں تاکہ یہ یقینی بنایا جا سکے کہ U22 CLKIN1 لے رہا ہے جو SMP کیبل سے منسلک ہے۔

Si5345-D-EVB SMP سے SMP کیبل کے ذریعے AD7044 EVM میں موجود HMC9081 قابل پروگرام کلاک جنریٹر کو ایک حوالہ گھڑی فراہم کرتا ہے۔
JESD204C Intel FPGA IP کور کے لیے انتظامی گھڑی انٹیل Agilex I-Series F-ٹائل ڈیمو بورڈ میں موجود Silicon Labs Si5332 پروگرام ایبل کلاک جنریٹر کے ذریعے فراہم کی جاتی ہے۔

HMC7044 قابل پروگرام کلاک جنریٹر AD9081 ڈیوائس ریفرنس کلاک فراہم کرتا ہے۔ AD9081 ڈیوائس میں موجود فیز لاکڈ لوپ (PLL) مطلوبہ ADC پیدا کرتا ہے۔ampآلہ حوالہ گھڑی سے ling گھڑی۔
سب کلاس 1 کے لیے، HMC7044 کلاک جنریٹر FMC+ کنیکٹر کے ذریعے AD9081 ڈیوائس اور JESD204C Intel FPGA IP کے لیے SYSREF سگنل تیار کرتا ہے۔

نہیںte: Intel تجویز کرتا ہے کہ SYSREF کو کلاک جنریٹر کے ذریعہ فراہم کیا جائے جو JESD204C Intel FPGA IP ڈیوائس کلاک کا ذریعہ ہو۔

سسٹم کی تفصیل

مندرجہ ذیل نظام کی سطح کا خاکہ دکھاتا ہے کہ اس ڈیزائن میں مختلف ماڈیولز کیسے جڑے ہوئے ہیں۔

تصویر 2۔ سسٹم ڈایاگرام

نوٹس:

M کنورٹرز کی تعداد ہے۔
S منتقل شدہ s کی تعداد ہے۔amples فی کنورٹر فی فریم۔
WIDTH_MULP ایپلیکیشن لیئر اور ٹرانسپورٹ لیئر کے درمیان ڈیٹا کی چوڑائی کا ضرب ہے۔
N فی کنورٹر کنورژن بٹس کی تعداد ہے۔
CS فی کنورژن s کنٹرول بٹس کی تعداد ہے۔amples

اس سیٹ اپ میں، سابق کے لیےample L = 8، M = 4، اور F = 1، ٹرانسیور لین کے ڈیٹا کی شرح 24.75 Gbps ہے۔
Si5332 OUT1 mgmt_clk پر 100 میگاہرٹز گھڑی پیدا کرتا ہے۔ Si5345-D-EVB گھڑی کی دو تعدد پیدا کرتا ہے، 375 MHz اور 100 MHz۔ 375 MHz کو J19 SMA پورٹ کے ذریعے Intel Agilex I-Series F-ٹائل ڈیمو بورڈ میں ایمبیڈڈ ملٹی پلیکسر کو فراہم کیا جاتا ہے۔ ایمبیڈڈ ملٹی پلیکسر کی آؤٹ پٹ کلاک F-ٹائل ٹرانسیور حوالہ گھڑی (refclk_xcvr) اور JESD204C Intel FPGA IP کور PLL حوالہ گھڑی (refclk_core) چلاتی ہے۔ Si100-D-EVB سے 5345 میگاہرٹز HMC7044 قابل پروگرام کلاک جنریٹر سے منسلک ہے جو AD9081 EVM میں کلاک ان پٹ کے طور پر موجود ہے۔
(EXT_HMCREF)۔

HCM7044 FMC کنیکٹر کے ذریعے 11.71875 MHz کا متواتر SYSREF سگنل تیار کرتا ہے۔
JESD204C Intel FPGA IP کو ڈوپلیکس موڈ میں فوری بنایا گیا ہے لیکن صرف رسیور کا راستہ استعمال کیا جاتا ہے۔

انٹرآپریبلٹی میتھڈولوجی
مندرجہ ذیل سیکشن ٹیسٹ کے مقاصد، طریقہ کار، اور پاس ہونے کے معیار کو بیان کرتا ہے۔ ٹیسٹ مندرجہ ذیل علاقوں کا احاطہ کرتا ہے:

وصول کنندہ ڈیٹا لنک پرت
وصول کنندہ کی نقل و حمل کی پرت

وصول کنندہ ڈیٹا لنک لیئر
یہ ٹیسٹ ایریا سنک ہیڈر الائنمنٹ (SHA) اور ایکسٹینڈڈ ملٹی بلاک الائنمنٹ (EMBA) کے ٹیسٹ کیسز کا احاطہ کرتا ہے۔
لنک اسٹارٹ اپ پر، ریسیور کے ری سیٹ ہونے کے بعد، JESD204C Intel FPGA IP مطابقت پذیری ہیڈر اسٹریم کی تلاش شروع کرتا ہے جو ڈیوائس کے ذریعے منتقل ہوتا ہے۔ ڈیٹا لنک لیئر سے درج ذیل رجسٹر ٹیسٹ کے دوران پڑھے جاتے ہیں، لاگ میں لکھے جاتے ہیں۔ files، اور TCL اسکرپٹس کے ذریعے معیار کو پاس کرنے کے لیے تصدیق شدہ۔

متعلقہ معلومات
F-ٹائل JESD204C Intel FPGA IP صارف گائیڈ

مطابقت پذیری ہیڈر کی سیدھ (SHA)
ٹیبل 1۔ ہیڈر الائنمنٹ ٹیسٹ کیسز کو سنک کریں۔

ٹیسٹ کیس	مقصد	تفصیل	پاس کرنے کا معیار
SHA.1	چیک کریں کہ آیا مطابقت پذیری ہیڈر لاک کو دوبارہ ترتیب دینے کی ترتیب کی تکمیل کے بعد زور دیا گیا ہے۔	درج ذیل سگنلز رجسٹر سے پڑھے جاتے ہیں: CDR_Lock کو rx_status3 (0x8C) رجسٹر سے پڑھا جاتا ہے۔ SH_Locked کو rx_status4 (0x90) رجسٹر سے پڑھا جاتا ہے۔ jrx_sh_err_status کو rx_err_status (0x60) رجسٹر سے پڑھا جاتا ہے۔	CDR_Lock اور SH_LOCK کو لین کی تعداد کے مطابق زیادہ ہونا چاہیے۔ jrx_sh_err_status ہونا چاہیے۔ jrx_sh_err_status میں بٹ فیلڈز sh_unlock_err، rx_gb_overflow_err، rx_gb_underflow_err، invalid_sync_header، src_rx_alarm، syspll_lock_err، اور cdr_locked_err کو چیک کرتے ہیں۔
SHA.2	سنک ہیڈر لاک حاصل کرنے کے بعد (یا توسیع شدہ ملٹی بلاک الائنمنٹ مرحلے کے دوران) اور مستحکم ہونے کے بعد سنک ہیڈر لاک کی حیثیت چیک کریں۔	invalid_sync_header رجسٹر (0x60[8]) سے سنک ہیڈر لاک اسٹیٹس کے لیے پڑھا جاتا ہے۔	invalid_sync_header کی حیثیت 0 ہونی چاہیے۔

توسیعی ملٹی بلاک الائنمنٹ (EMBA)

ٹیبل 2۔ توسیعی ملٹی بلاک الائنمنٹ ٹیسٹ کیسز

ٹیسٹ کیس		مقصد		تفصیل		پاس کرنے کا معیار
EMBA.1		چیک کریں کہ کیا توسیع شدہ ملٹی بلاک لاک صرف Sync Header Lock کے دعوے کے بعد لگایا گیا ہے۔		درج ذیل سگنلز کو رجسٹر کے ذریعے پڑھا جاتا ہے۔		EMB_Locked_1 قدر ہر لین کے مطابق 1 کے برابر ہونی چاہیے۔ EMB_Lock_err 0 ہونا چاہیے۔

	ٹیسٹ کیس		مقصد		تفصیل		پاس کرنے کا معیار
					EMB_Locked_1 کو rx_status5 (0x94) رجسٹر سے پڑھا جاتا ہے۔ EMB_Lock_err کو rx_err_status (0x60[19]) رجسٹر سے پڑھا جاتا ہے۔
	EMBA.2		چیک کریں کہ کیا توسیع شدہ ملٹی بلاک لاک اسٹیٹس مستحکم ہے (توسیع شدہ ملٹی بلاک لاک کے بعد یا لچکدار بفر کے جاری ہونے تک) بغیر کسی غلط ملٹی بلاک کے۔		invalid_eomb_eoemb کو rx_err_status (0x60[10:9]) رجسٹر سے پڑھا جاتا ہے۔		invalid_eomb_eoemb "00" ہونا چاہیے۔
	EMBA.3		لین کی سیدھ کو چیک کریں۔		درج ذیل اقدار کو رجسٹر سے پڑھا جاتا ہے: elastic_buf_over_flow rx_err_status (0x60[20]) رجسٹر سے پڑھا جاتا ہے۔ elastic_buf_full کو rx_status6 (0x98) رجسٹر سے پڑھا جاتا ہے۔		elastic_buf_over_flow 0 ہونا چاہیے۔ elastic_buf_full قدر ہر لین کے مطابق 1 کے برابر ہونی چاہیے۔

وصول کنندہ ٹرانسپورٹ لیئر (TL)
وصول کنندہ (RX) JESD204C Intel FPGA IP اور ٹرانسپورٹ لیئر کے ذریعے پے لوڈ ڈیٹا سٹریم کے ڈیٹا کی سالمیت کو چیک کرنے کے لیے، ADC کو ترتیب دیا گیا ہےamp/PRBS ٹیسٹ پیٹرن ADC بھی اسی ترتیب کے ساتھ کام کرنے کے لیے تیار ہے جیسا کہ JESD204C Intel FPGA IP میں سیٹ کیا گیا ہے۔ آرampFPGA تانے بانے میں /PRBS چیکر r کو چیک کرتا ہے۔amp/PRBS ڈیٹا کی سالمیت ایک منٹ کے لیے۔ RX JESD204C Intel FPGA IP رجسٹر rx_err ایک منٹ کے لیے صفر کی قیمت پر لگاتار پول کیا جاتا ہے۔
نیچے دی گئی تصویر ڈیٹا کی سالمیت کی جانچ کے لیے تصوراتی ٹیسٹ سیٹ اپ کو ظاہر کرتی ہے۔

شکل 3. R کا استعمال کرتے ہوئے ڈیٹا انٹیگریٹی چیک کریں۔amp/PRBS15 چیکر

جدول 3۔ ٹرانسپورٹ لیئر ٹیسٹ کیسز

ٹیسٹ کیس

مقصد

تفصیل

پاس کرنے کا معیار

TL.1

r کا استعمال کرتے ہوئے ڈیٹا چینل کی ٹرانسپورٹ لیئر میپنگ کو چیک کریں۔amp ٹیسٹ پیٹرن.

ڈیٹا_موڈ R پر سیٹ ہے۔amp_موڈ

درج ذیل سگنلز کو رجسٹر کے ذریعے پڑھا جاتا ہے۔

crc_err کو rx_err_status (0x60[14]) سے پڑھا جاتا ہے۔
jrx_patchk_data_error tst_err0 رجسٹر سے پڑھی جاتی ہے۔

crc_err پاس کرنے کے لیے کم ہونا چاہیے۔
jrx_patchk_data_error کم ہونا چاہیے۔

TL.2

PRBS15 ٹیسٹ پیٹرن کا استعمال کرتے ہوئے ڈیٹا چینل کی ٹرانسپورٹ لیئر میپنگ کو چیک کریں۔

ڈیٹا_موڈ prbs_mode پر سیٹ ہے۔

درج ذیل اقدار کو رجسٹر سے پڑھا جاتا ہے:

crc_err کو rx_err_status (0x60[14]) سے پڑھا جاتا ہے۔
jrx_patchk_data_error tst_err0 رجسٹر سے پڑھی جاتی ہے۔

crc_err پاس کرنے کے لیے کم ہونا چاہیے۔
jrx_patchk_data_error کم ہونا چاہیے۔

JESD204C Intel FPGA IP اور ADC کنفیگریشنز
اس ہارڈویئر چیک آؤٹ میں JESD204C Intel FPGA IP پیرامیٹرز (L, M, اور F) مقامی طور پر AD9081 ڈیوائس کے ذریعے تعاون یافتہ ہیں۔ ٹرانسیور ڈیٹا کی شرح، sampling کلاک، اور دیگر JESD204C پیرامیٹرز AD908D1 آپریٹنگ شرائط کی تعمیل کرتے ہیں۔
ہارڈویئر چیک آؤٹ ٹیسٹنگ JESD204C Intel FPGA IP کو مندرجہ ذیل پیرامیٹر کنفیگریشن کے ساتھ لاگو کرتی ہے۔

تمام ترتیب کے لیے عالمی ترتیب:

ای = 1

CF = 0
CS = 0
ذیلی کلاس = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA مینجمنٹ کلاک (MHz) = 100

ٹیسٹ کے نتائج
مندرجہ ذیل جدول میں ممکنہ نتائج اور ان کی تعریف شامل ہے۔

جدول 4. نتائج کی تعریف

نتیجہ	تعریف
پاس	ڈیوائس انڈر ٹیسٹ (DUT) کو مطابقت پذیر رویے کی نمائش کے لیے دیکھا گیا۔
تبصروں کے ساتھ پاس کریں۔	DUT کو مطابقت پذیر رویے کی نمائش کے لیے دیکھا گیا۔ تاہم، صورت حال کی ایک اضافی وضاحت شامل ہے (مثال کے طور پرample: وقت کی پابندیوں کی وجہ سے، جانچ کا صرف ایک حصہ انجام دیا گیا تھا)۔

نتیجہ	تعریف
فیل	DUT کو غیر موافق رویے کی نمائش کے لیے دیکھا گیا۔
وارننگ	DUT کو ایسے رویے کی نمائش کے لیے دیکھا گیا جس کی سفارش نہیں کی گئی ہے۔
تبصرے کا حوالہ دیں۔	مشاہدات سے، ایک درست پاس یا فیل کا تعین نہیں کیا جا سکا۔ صورتحال کی ایک اضافی وضاحت شامل ہے۔

درج ذیل جدول SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, اور TL.2 کے ٹیسٹ کیسز کے نتائج دکھاتا ہے جس میں L, M, F, ڈیٹا ریٹ, s کی متعلقہ اقدار ہیں۔ampling کلاک، لنک کلاک، اور SYSREF فریکوئنسی۔

ٹیبل 5. ٹیسٹ کیسز کے نتائج SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, اور TL.2

نہیں	L	M	F	S	HD	E	N	NP	اے ڈی سی Sampلنگ کلاک (MHz)	FPGA ڈیوائس کلاک (MHz)	ایف پی جی اے فریم گھڑی (MHz)	ایف پی جی اے لنک کلاک (MHz)	لین کی شرح (Gbps)	نتیجہ
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	پاس

ٹیسٹ کے نتائج کے تبصرے
ہر ٹیسٹ کیس میں، RX JESD204C Intel FPGA IP کامیابی سے مطابقت پذیری ہیڈر الائنمنٹ، توسیع شدہ ملٹی بلاک الائنمنٹ، اور صارف کے ڈیٹا کے مرحلے تک قائم کرتا ہے۔
R کے ذریعہ ڈیٹا کی سالمیت کا کوئی مسئلہ نہیں دیکھا گیا ہے۔amp اور JESD کنفیگریشنز کے لیے PRBS چیکر تمام فزیکل لین کا احاطہ کرتا ہے، اس کے علاوہ کوئی سائیکلک ریڈنڈنسی چیک (CRC) اور کمانڈ برابری کی غلطی نہیں دیکھی جاتی ہے۔
بعض پاور سائیکلوں کے دوران، پیرامیٹر کنفیگریشن کے ساتھ لین ڈیسکیو کی خرابی ظاہر ہو سکتی ہے۔ اس غلطی سے بچنے کے لیے، LEMC آفسیٹ ویلیوز کو پروگرام کیا جانا چاہیے یا آپ اسے کیلیبریشن سویپ کے طریقہ کار سے خودکار کر سکتے ہیں۔ LEMC آفسیٹ کی قانونی اقدار کے بارے میں مزید معلومات کے لیے، F-tile JESD204C IP صارف گائیڈ میں RBD ٹیوننگ میکانزم سے رجوع کریں۔

متعلقہ معلومات
آر بی ڈی ٹیوننگ میکانزم

خلاصہ
یہ رپورٹ JESD204C Intel FPGA IP اور PHY الیکٹریکل انٹرفیس کی AD9081/9082 (R2 Silicon) ڈیوائس کے ساتھ ADC کے لیے 24.75 Gbps تک کی توثیق کو ظاہر کرتی ہے۔ مکمل کنفیگریشن اور ہارڈویئر سیٹ اپ دونوں ڈیوائسز کی انٹرآپریبلٹی اور کارکردگی میں اعتماد فراہم کرنے کے لیے دکھایا گیا ہے۔

AN 927 کے لیے دستاویز پر نظر ثانی کی تاریخ: JESD204C Intel FPGA IP اور ADI AD9081 MxFE* ADC انٹرآپریبلٹی رپورٹ برائے Intel Agilex F-Tile آلات

دستاویز کا ورژن	تبدیلیاں
2022.04.25	ابتدائی رہائی۔

AN 876: JESD204C Intel® FPGA IP اور ADI AD9081 MxFE* ADC انٹرآپریبلٹی رپورٹ برائے Intel® Agilex® F-Tile آلات

دستاویزات / وسائل

intel JESD204C Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ [پی ڈی ایف] یوزر گائیڈ
JESD204C Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ، JESD204C، Intel FPGA IP اور ADI AD9081 MxFE ADC انٹرآپریبلٹی رپورٹ

حوالہ جات

صارف دستی