מדריך למשתמש JESD204C Intel FPGA IP ו-ADI AD9081 MxFE ADC Interoperability Report

תוֹכֶן לְהַסתִיר

1 JESD204C Intel FPGA IP ו-ADI AD9081 MxFE ADC דוח יכולת פעולה הדדית

2 מידע על המוצר

3 הוראות שימוש במוצר

4 JESD204C Intel® FPGA IP ו-ADI AD9081 MxFE* ADC Interoperability Report עבור התקני Intel® Agilex™ F-tile

4.1 תיאור מערכת

5 מסמכים / משאבים

5.1 הפניות

JESD204C Intel FPGA IP ו-ADI AD9081 MxFE ADC דוח יכולת פעולה הדדית

מידע על המוצר

המוצר שאליו מתייחסים במדריך למשתמש הוא JESD204C Intel FPGA IP. זהו רכיב חומרה המשמש בשילוב עם Intel Agilex I-Series F-Tile Demo Board ו-ADI AD9081-FMCA-EBZ EVM. ה-IP מופעל במצב דופלקס, אך רק נתיב המקלט מנוצל. הוא מייצר שעון קישור של 375 מגה-הרץ ושעון מסגרת של 375 מגה-הרץ. הגדרת החומרה עבור בדיקת יכולת הפעולה ההדדית של ADC מוצגת באיור 1. ה-IP דורש ש-SYSREF יסופק על-ידי מחולל השעון שמקורו בשעון התקן JESD204C Intel FPGA IP.

הוראות שימוש במוצר

הגדרת חומרה
כדי להגדיר את החומרה לשימוש ב-JESD204C Intel FPGA IP, בצע את השלבים הבאים:

חבר את ADI AD9081-FMCA-EBZ EVM למחבר FMC+ של לוח ההדגמה של Intel Agilex I-Series F-Tile.
ודא שאות ה-SYSREF מסופק על ידי מחולל השעון שמקורו בשעון התקן JESD204C Intel FPGA IP.

תיאור מערכת
התרשים ברמת המערכת מראה כיצד מודולים שונים מחוברים בעיצוב זה. הוא כולל את לוח ההדגמה של Intel Agilex-I F-tile, התקן Intel Agilex F-tile, RTL ברמה עליונה, מערכת מעצב פלטפורמה, מחולל דפוסים, בודק דפוסים, F-Tile JESD204C Duplex IP Core, ושעונים וממשקים שונים.

מתודולוגיית יכולת פעולה הדדית
שכבת קישור נתונים של מקלט
אזור בדיקה זה מכסה את מקרי הבדיקה עבור יישור כותרות סינכרון (SHA) ויישור רב בלוק מורחב (EMBA). ה-JESD204C Intel FPGA IP קורא אוגרים משכבת קישור הנתונים במהלך הבדיקה, כותב אותם ביומן files, ומאמת אותם להעברת קריטריונים דרך סקריפטים של TCL.

JESD204C Intel® FPGA IP ו-ADI AD9081 MxFE* ADC Interoperability Report עבור התקני Intel® Agilex™ F-tile

ה-JESD204C Intel® FPGA IP הוא ממשק רוחני של ממשק טורי במהירות גבוהה מנקודה לנקודה (IP).
ה-JESD204C Intel FPGA IP נבדק בחומרה עם מספר התקני ממיר אנלוגי-דיגיטלי (ADC) נבחרים תואמי JESD204C.
דוח זה מדגיש את יכולת הפעולה ההדדית של JESD204C Intel FPGA IP עם AD9081 Mixed Signal Front End (MxFE*) מודול הערכה (EVM) מבית Analog Devices Inc. (ADI). הסעיפים הבאים מתארים את מתודולוגיית בדיקת החומרה ואת תוצאות הבדיקה.

מידע קשור
מדריך למשתמש של F-tile JESD204C Intel FPGA IP

דרישות חומרה ותוכנה
בדיקת יכולת הפעולה ההדדית דורשת את כלי החומרה והתוכנה הבאים: חומרה

Intel Agilex™ I-Series F-tile Board (AGIB027R29A1E2VR0) עם מתאם מתח 12V

התקנים אנלוגיים (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D Evaluation Board (Si5345-D-EVB)

זכר SMA לזכר SMP
SMP זכר לכבל SMP

תוֹכנָה

תוכנת Intel Quartus® Prime Pro Edition גרסה 21.4

AD9081_API גרסה 1.1.0 ומעלה (יישום לינוקס, נדרש עבור תצורת AD9081 EVM)

מידע קשור

AD9081/AD9082 מדריך למשתמש לפיתוח מערכות
מדריך למשתמש של Skyworks Si5345-D Evaluation Board

הגדרת חומרה
ה-JESD204C Intel FPGA IP מופעל במצב דופלקס, אך נעשה שימוש רק בנתיב המקלט. עבור FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ה-PLL הליבה מייצר שעון קישור של 375 מגה-הרץ ושעון מסגרת של 375 מגה-הרץ.
לוח הדגמה של Intel Agilex I-Series F-Tile משמש עם ADI AD9081-FMCA-EBZ EVM המחובר למחבר FMC+ של לוח הפיתוח. הגדרת החומרה עבור בדיקת יכולת הפעולה ההדדית של ADC מוצגת באיור הגדרת החומרה.- • ה-AD9081-FMCA-EBZ EVM שואב כוח מ-Intel Agilex I-Series F-Tile Demo Board דרך מחבר FMC+.

מקלט המשדר F-tile ושעוני ההתייחסות JESD204C Intel FPGA IP core PLL מסופקים על ידי Si5345-D-EVB דרך כבל SMA ל-SMP. הגדר את MUX_DIP_SW0 לרמה גבוהה בלוח ההדגמה של Agilex-I F-Tile כדי להבטיח ש-U22 לוקח CLKIN1 שמחובר לכבל SMP.

ה-Si5345-D-EVB מספק שעון ייחוס למחולל השעון הניתן לתכנות HMC7044 הקיים בכבל AD9081 EVM דרך SMP ל-SMP.
שעון הניהול עבור ליבת ה-IP JESD204C Intel FPGA IP מסופק על ידי מחולל השעון הניתן לתכנות של Silicon Labs Si5332 הקיים בלוח ההדגמה של Intel Agilex I-Series F-tile.

מחולל השעון הניתן לתכנות HMC7044 מספק את שעון ההתייחסות של המכשיר AD9081. לולאת השלב הנעילה (PLL) הקיימת בהתקן AD9081 מייצרת את s ה-ADC הרצוייםampשעון לינג משעון הייחוס של המכשיר.
עבור Subclass 1, מחולל השעון HMC7044 יוצר את אות SYSREF עבור התקן AD9081 ועבור JESD204C Intel FPGA IP דרך מחבר FMC+.

לֹאtה: אינטל ממליצה על ה-SYSREF שיסופק על ידי מחולל השעון שמפיק את שעון התקן ה-IPGA JESD204C Intel FPGA.

תיאור מערכת

הדיאגרמה הבאה ברמת המערכת מראה כיצד המודולים השונים מחוברים בעיצוב זה.

איור 2. תרשים מערכת

הערות:

M הוא מספר הממירים.
S הוא מספר ה-s המשודרותamples לממיר לכל מסגרת.
WIDTH_MULP הוא מכפיל רוחב הנתונים בין שכבת היישום לשכבת התחבורה.
N הוא מספר סיביות ההמרה לכל ממיר.
CS הוא מספר סיביות הבקרה לכל המרה samples.

בהגדרה זו, למשלample L = 8, M = 4 ו-F = 1, קצב הנתונים של נתיבי מקלט משדר הוא 24.75 Gbps.
ה-Si5332 OUT1 מייצר שעון של 100 מגה-הרץ ל- mgmt_clk. Si5345-D-EVB מייצר שני תדרי שעון, 375 מגה-הרץ ו-100 מגה-הרץ. ה-375 מגה-הרץ מסופק למרבב המוטבע בלוח ההדגמה של Intel Agilex I-Series F-tile דרך יציאת J19 SMA. שעון הפלט של המרבב המוטבע מניע את שעון הייחוס של מקלט המשדר F-tile (refclk_xcvr) ואת שעון ההתייחסות JESD204C Intel FPGA IP core PLL (refclk_core). 100 מגה-הרץ מ-Si5345-D-EVB מחובר למחולל השעון הניתן לתכנות HMC7044 הקיים ב-AD9081 EVM ככניסת השעון
(EXT_HMCREF).

ה-HCM7044 מייצר אות SYSREF תקופתי של 11.71875 מגה-הרץ דרך מחבר FMC.
ה-JESD204C Intel FPGA IP מופעל במצב דופלקס, אך נעשה שימוש רק בנתיב המקלט.

מתודולוגיית יכולת פעולה הדדית
הסעיף הבא מתאר את מטרות המבחן, הנוהל וקריטריוני המעבר. המבחן מכסה את התחומים הבאים:

שכבת קישור נתונים של מקלט
שכבת הובלה של מקלט

שכבת קישור נתונים של מקלט
אזור בדיקה זה מכסה את מקרי הבדיקה עבור יישור כותרות סינכרון (SHA) ויישור רב בלוק מורחב (EMBA).
בעת הפעלת הקישור, לאחר איפוס המקלט, ה-JESD204C Intel FPGA IP מתחיל לחפש את זרם כותרת הסינכרון שמועבר על ידי המכשיר. הרשמים הבאים משכבת קישור הנתונים נקראים במהלך הבדיקה, כתובים ביומן files, ומאומת להעברת קריטריונים דרך סקריפטים של TCL.

מידע קשור
מדריך למשתמש של F-tile JESD204C Intel FPGA IP

יישור כותרת סנכרון (SHA)
טבלה 1. מקרי בדיקה של יישור כותרות סינכרון

מקרה מבחן	מַטָרָה	תֵאוּר	קריטריוני מעבר
SHA.1	בדוק אם נעילת כותרת סינכרון מוגשת לאחר השלמת רצף האיפוס.	האותות הבאים נקראים מאוגרים: CDR_Lock נקרא מהאוגר rx_status3 (0x8C). SH_Locked נקרא מתוך רישום rx_status4 (0x90). jrx_sh_err_status נקרא מהאוגר rx_err_status (0x60).	יש לקבוע כי CDR_Lock ו-SH_LOCK גבוהים בהתאם למספר הנתיבים. jrx_sh_err_status צריך להיות שדות הסיביות ב-jrx_sh_err_status בודקים את sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err ו-cdr_locked_err.
SHA.2	בדוק את סטטוס נעילת כותרת סנכרון לאחר השגת נעילת כותרת סנכרון (או במהלך שלב יישור ריבוי בלוקים מורחב) ויציב.	invalid_sync_header נקרא עבור סטטוס נעילת כותרת סינכרון מהאוגר (0x60[8]).	סטטוס invalid_sync_header צריך להיות 0.

יישור ריבוי בלוקים מורחב (EMBA)

טבלה 2. מקרי בדיקה מורחבים של יישור ריבוי בלוקים

מקרה מבחן		מַטָרָה		תֵאוּר		קריטריוני מעבר
EMBA.1		בדוק אם הנעילה המורחבת של ריבוי בלוקים מוגשת רק לאחר הצהרת נעילת כותרת סינכרון.		האותות הבאים נקראים דרך אוגרים:		הערך EMB_Locked_1 צריך להיות שווה ל-1 המתאים לכל נתיב. EMB_Lock_err צריך להיות 0.

	מקרה מבחן		מַטָרָה		תֵאוּר		קריטריוני מעבר
					EMB_Locked_1 נקרא מהאוגר rx_status5 (0x94). EMB_Lock_err נקרא מהאוגר rx_err_status (0x60[19]).
	EMBA.2		בדוק אם מצב נעילה רב-בלוקים מורחבת יציב (לאחר נעילה רב-בלוקים מורחבת או עד שחרור המאגר האלסטי) יחד עם אין ריבוי בלוק לא חוקי.		invalid_eomb_eoemb נקרא מהאוגר rx_err_status (0x60[10:9]).		invalid_eomb_eoemb צריך להיות "00".
	EMBA.3		בדוק את יישור הנתיב.		הערכים הבאים נקראים מתוך אוגרים: elastic_buf_over_flow נקרא מהאוגר rx_err_status (0x60[20]). elastic_buf_full נקרא מהאוגר rx_status6 (0x98).		elastic_buf_over_flow צריך להיות 0. הערך elastic_buf_full צריך להיות שווה ל-1 המתאים לכל נתיב.

שכבת תעבורת מקלט (TL)
כדי לבדוק את שלמות הנתונים של זרם נתוני המטען דרך המקלט (RX) JESD204C Intel FPGA IP ושכבת התחבורה, ה-ADC מוגדר ל-rampדפוס בדיקה /PRBS. ה-ADC מוגדר גם לפעול עם אותה תצורה כפי שהוגדרה ב-JESD204C Intel FPGA IP. ה-rampבודק /PRBS במארג FPGA בודק את ה-rampשלמות נתונים /PRBS למשך דקה אחת. אוגר ה-IP RX JESD204C Intel FPGA rx_err נשאל ברציפות לערך אפס למשך דקה אחת.
האיור שלהלן מציג את הגדרת הבדיקה הרעיונית לבדיקת שלמות הנתונים.

איור 3. בדיקת תקינות הנתונים באמצעות Ramp/PRBS15 בודק

טבלה 3. מקרי בדיקה של שכבת תחבורה

מקרה מבחן

מַטָרָה

תֵאוּר

קריטריוני מעבר

TL.1

בדוק את מיפוי שכבת התחבורה של ערוץ הנתונים באמצעות ramp דפוס בדיקה.

Data_mode מוגדר ל-Ramp_מצב.

האותות הבאים נקראים דרך אוגרים:

crc_err נקרא מה-rx_err_status (0x60[14]).
jrx_patchk_data_error נקרא מהאוגר tst_err0.

crc_err צריך להיות נמוך כדי לעבור.
jrx_patchk_data_error אמור להיות נמוך.

TL.2

בדוק את מיפוי שכבת התחבורה של ערוץ הנתונים באמצעות דפוס הבדיקה PRBS15.

Data_mode מוגדר ל-prbs_mode.

הערכים הבאים נקראים מתוך אוגרים:

crc_err נקרא מה-rx_err_status (0x60[14]).
jrx_patchk_data_error נקרא מהאוגר tst_err0.

crc_err צריך להיות נמוך כדי לעבור.
jrx_patchk_data_error אמור להיות נמוך.

JESD204C Intel FPGA IP ו-ADC תצורות
הפרמטרים של JESD204C Intel FPGA IP (L, M ו-F) בתשלום חומרה זה נתמכים באופן מקורי על ידי התקן AD9081. קצב הנתונים של מקלט המשדר, סampשעון ling, ופרמטרים אחרים של JESD204C תואמים את תנאי ההפעלה של AD908D1.
בדיקת החומרה מיישמת את JESD204C Intel FPGA IP עם תצורת הפרמטרים הבאה.

הגדרה גלובלית לכל התצורה:

E = 1

CF = 0
CS = 0
תת-מחלקה = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

שעון ניהול FPGA (MHz) = 100

תוצאות בדיקה
הטבלה הבאה מכילה את התוצאות האפשריות ואת הגדרתן.

טבלה 4. הגדרת תוצאות

תוֹצָאָה	הַגדָרָה
לַעֲבוֹר	התקן Under Test (DUT) נצפה כמפגין התנהגות תואמת.
PASS עם הערות	ה-DUT נצפה מפגין התנהגות תואמת. עם זאת, כלול הסבר נוסף על המצב (לדוגמהample: עקב מגבלות זמן, רק חלק מהבדיקה בוצע).

תוֹצָאָה	הַגדָרָה
לְהִכָּשֵׁל	ה-DUT נצפה מפגין התנהגות לא תואמת.
אַזהָרָה	ה-DUT נצפה מפגין התנהגות שאינה מומלצת.
עיין בהערות	מהתצפיות, לא ניתן היה לקבוע מעבר תקף או נכשל. כלול הסבר נוסף על המצב.

הטבלה הבאה מציגה את התוצאות עבור מקרי הבדיקה SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ו-TL.2 עם ערכים בהתאמה של L, M, F, קצב נתונים, סampשעון לינג, שעון קישור ותדרי SYSREF.

טבלה 5. תוצאות למקרי בדיקה SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ו-TL.2

לֹא.	L	M	F	S	HD	E	N	NP	ADC Sampשעון לינג (MHz)	שעון מכשיר FPGA (MHz)	FPGA שעון מסגרת (MHz)	FPGA שעון קישור (MHz)	קצב נתיב (Gbps)	תוֹצָאָה
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	לַעֲבוֹר

הערות תוצאות הבדיקה
בכל מקרה בדיקה, RX JESD204C Intel FPGA IP מבסס בהצלחה את יישור כותרות הסנכרון, יישור ריבוי בלוקים מורחב ועד לשלב נתוני המשתמש.
לא נצפתה בעיה של שלמות הנתונים על ידי ה-Ramp ובודק PRBS עבור תצורות JESD המכסות את כל הנתיבים הפיזיים, כמו כן לא נצפה בדיקת יתירות מחזורית (CRC) ושגיאת זוגיות פקודה.
במהלך מחזורי חשמל מסוימים, עשויה להופיע שגיאת ביטול הטיה של הנתיב עם תצורות הפרמטרים. כדי למנוע שגיאה זו, יש לתכנת את ערכי ההיסט של LEMC או שתוכל להפוך זאת לאוטומטי עם הליך סוויפ הכיול. למידע נוסף על הערכים המשפטיים של LEMC offset, עיין במנגנון כוונון RBD במדריך למשתמש של F-tile JESD204C IP.

מידע קשור
מנגנון כוונון RBD

תַקצִיר
דוח זה מציג אימות של ממשק החשמל JESD204C Intel FPGA IP ו-PHY עם התקן AD9081/9082 (R2 Silicon) עד 24.75 Gbps עבור ADC. התצורה המלאה והגדרות החומרה מוצגות כדי לספק ביטחון ביכולת הפעולה ההדדית והביצועים של שני המכשירים.

היסטוריית תיקונים של מסמך עבור AN 927: JESD204C Intel FPGA IP ו-ADI AD9081 MxFE* ADC דו"ח יכולת פעולה הדדית עבור התקני Intel Agilex F-Tile

גרסת מסמך	שינויים
2022.04.25	שחרור ראשוני.

AN 876: JESD204C Intel® FPGA IP ו-ADI AD9081 MxFE* ADC Interoperability Report עבור התקני Intel® Agilex® F-Tile

מסמכים / משאבים

Intel JESD204C Intel FPGA IP ו-ADI AD9081 MxFE ADC דו"ח יכולת פעולה הדדית [pdfמדריך למשתמש
דוח יכולת פעולה הדדית JESD204C Intel FPGA IP ו-ADI AD9081 MxFE ADC, JESD204C, Intel FPGA IP ו-ADI AD9081 MxFE ADC

הפניות

מדריך למשתמש