JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC yhteentoimivuusraportti

Tuotetiedot

Käyttöoppaassa mainittu tuote on JESD204C Intel FPGA IP. Se on laitteistokomponentti, jota käytetään Intel Agilex I-Series F-Tile Demo Boardin ja ADI AD9081-FMCA-EBZ EVM:n kanssa. IP instantoidaan Duplex-tilassa, mutta vain vastaanottimen polkua käytetään. Se tuottaa 375 MHz linkkikellon ja 375 MHz kehyskellon. Laitteiston asetukset ADC-yhteensopivuustestiä varten on esitetty kuvassa 1. IP edellyttää SYSREF:n toimittamista kellogeneraattorilta, joka tuottaa JESD204C Intel FPGA IP -laitteen kellon.

Tuotteen käyttöohjeet

Laitteiston asennus
Voit määrittää laitteiston JESD204C Intel FPGA IP:n käyttöä varten seuraavasti:

1. Liitä ADI AD9081-FMCA-EBZ EVM Intel Agilex I-Series F-Tile Demo Boardin FMC+ -liittimeen.
2. Varmista, että SYSREF-signaali tuottaa kellogeneraattori, josta lähtee JESD204C Intel FPGA IP -laitteen kello.

Järjestelmän kuvaus
Järjestelmätason kaavio näyttää, kuinka eri moduulit on kytketty tähän malliin. Se sisältää Intel Agilex-I F-tile Demo Boardin, Intel Agilex F-tile Devicen, huipputason RTL:n, alustan suunnittelujärjestelmän, kuviogeneraattorin, kuvioiden tarkistuksen, F-Tile JESD204C Duplex IP Coren sekä erilaisia ​​kelloja ja liitäntöjä.

Yhteentoimivuuden metodologia
Vastaanottimen datalinkkikerros
Tämä testialue kattaa synkronointiotsikon kohdistuksen (SHA) ja laajennetun monilohkokohdistuksen (EMBA) testitapaukset. JESD204C Intel FPGA IP lukee rekistereitä datalinkkikerroksesta testin aikana ja kirjoittaa ne lokiin files, ja varmistaa, että ne välittävät kriteerit TCL-komentosarjojen kautta.

JESD204C Intel® FPGA IP ja ADI AD9081 MxFE* ADC yhteentoimivuusraportti Intel® Agilex™ F-tile Devices

JESD204C Intel® FPGA IP on nopea point-to-point-sarjaliitännän immateriaaliomaisuus (IP).
JESD204C Intel FPGA IP on laitteistotestattu useilla valituilla JESD204C-yhteensopivilla analogia-digitaalimuunnin (ADC) -laitteilla.
Tämä raportti korostaa JESD204C Intel FPGA IP:n yhteentoimivuutta Analog Devices Inc:n (ADI) AD9081 Mixed Signal Front End (MxFE*) -arviointimoduulin (EVM) kanssa. Seuraavissa osissa kuvataan laitteiston tarkistusmenetelmiä ja testituloksia.

Aiheeseen liittyvät tiedot
F-tile JESD204C Intel FPGA IP -käyttöopas

Laitteisto- ja ohjelmistovaatimukset
Yhteentoimivuustesti vaatii seuraavat laitteisto- ja ohjelmistotyökalut: Laitteisto

• Intel Agilex™ I-Series F-tile -demolevy (AGIB027R29A1E2VR0) 12 V:n virtalähteellä
• Analogiset laitteet (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, versio C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA-uros SMP-uros
• SMP-uros-SMP-kaapeli

Ohjelmisto

• Intel Quartus® Prime Pro Edition -ohjelmistoversio 21.4
• AD9081_API versio 1.1.0 tai uudempi (Linux-sovellus, vaaditaan AD9081 EVM -kokoonpanoon)

Aiheeseen liittyvät tiedot

• AD9081/AD9082 Järjestelmäkehityksen käyttöopas
• Skyworks Si5345-D Evaluation Board -käyttöopas

Laitteiston asennus
JESD204C Intel FPGA IP instantioidaan Duplex-tilassa, mutta vain vastaanotinpolkua käytetään. Kun FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ydin-PLL generoi 375 MHz:n linkkikellon ja 375 MHz:n kehyskellon.
Intel Agilex I-Series F-Tile Demo Boardia käytetään ADI AD9081-FMCA-EBZ EVM:n kanssa, joka on kytketty kehityskortin FMC+ -liittimeen. ADC-yhteensopivuustestin laitteiston asetukset näkyvät Hardware Setup -kuvassa.- • AD9081-FMCA-EBZ EVM saa virran Intel Agilex I-Series F-Tile Demo Boardista FMC+-liittimen kautta.

• F-tile-lähetin-vastaanotin ja JESD204C Intel FPGA IP -ydin PLL-referenssikellot toimitetaan Si5345-D-EVB:stä SMA-SMP-kaapelin kautta. Aseta MUX_DIP_SW0 korkeaksi Agilex-I F-Tile Demo Boardissa varmistaaksesi, että U22 ottaa CLKIN1:n, joka on kytketty SMP-kaapeliin.
• Si5345-D-EVB tarjoaa vertailukellon ohjelmoitavalle HMC7044-kellogeneraattorille, joka on AD9081 EVM:ssä SMP-SMP-kaapelin kautta.
• JESD204C Intel FPGA IP -ytimen hallintakellon toimittaa Silicon Labs Si5332 ohjelmoitava kellogeneraattori, joka on Intel Agilex I-Series F-tile Demo Boardissa.
• Ohjelmoitava HMC7044-kellogeneraattori tarjoaa AD9081-laitteen referenssikellon. AD9081-laitteessa oleva vaihelukittu silmukka (PLL) luo halutut ADC:tampling clock laitteen referenssikellosta.
• Alaluokalla 1 HMC7044-kellogeneraattori luo SYSREF-signaalin AD9081-laitteelle ja JESD204C Intel FPGA IP:lle FMC+-liittimen kautta.

Eite: Intel suosittelee, että SYSREF toimitetaan kellogeneraattorilla, joka tuottaa JESD204C Intel FPGA IP -laitteen kellon.

Järjestelmän kuvaus

Seuraava järjestelmätason kaavio näyttää, kuinka eri moduulit on kytketty tässä mallissa.

Kuva 2. Järjestelmäkaavio

Huomautuksia:

1. M on muuntimien lukumäärä.
2. S on lähetettyjen s:n lukumääräampvähemmän per muuntaja per kehys.
3. WIDTH_MULP on dataleveyden kerroin sovelluskerroksen ja siirtokerroksen välillä.
4. N on muunnosbittien määrä muunninta kohti.
5. CS on ohjausbittien määrä konversiota s kohdenamples.

Tässä asetelmassa esimample L = 8, M = 4 ja F = 1, lähetin-vastaanotinkaistojen tiedonsiirtonopeus on 24.75 Gbps.
Si5332 OUT1 tuottaa 100 MHz kellon mgmt_clk:hen. Si5345-D-EVB tuottaa kaksi kellotaajuutta, 375 MHz ja 100 MHz. 375 MHz toimitetaan sulautettuun multiplekseriin Intel Agilex I-Series F-tile Demo Boardissa J19 SMA -portin kautta. Sulautetun multiplekserin lähtökello ohjaa F-tile-lähetin-vastaanottimen referenssikelloa (refclk_xcvr) ja JESD204C Intel FPGA IP -ytimen PLL-viitekelloa (refclk_core). 100 MHz Si5345-D-EVB:stä on kytketty ohjelmoitavaan HMC7044-kellogeneraattoriin, joka on AD9081 EVM:ssä kellotulona
(EXT_HMCREF).

HCM7044 tuottaa jaksollisen SYSREF-signaalin 11.71875 MHz FMC-liittimen kautta.
JESD204C Intel FPGA IP instantioidaan Duplex-tilassa, mutta vain vastaanotinpolkua käytetään.

Yhteentoimivuuden metodologia
Seuraavassa osiossa kuvataan testin tavoitteet, menettely ja läpäisykriteerit. Testi kattaa seuraavat alueet:

• Vastaanottimen datalinkkikerros
• Vastaanottimen siirtokerros

Vastaanottimen datalinkkikerros
Tämä testialue kattaa synkronointiotsikon kohdistuksen (SHA) ja laajennetun monilohkokohdistuksen (EMBA) testitapaukset.
Linkin käynnistyksen yhteydessä vastaanottimen nollauksen jälkeen JESD204C Intel FPGA IP alkaa etsiä synkronointiotsikkovirtaa, jonka laite lähettää. Seuraavat rekisterit tietolinkkikerroksesta luetaan testin aikana, kirjoitetaan lokiin files, ja se on varmistettu ehtojen siirtämiseksi TCL-komentosarjojen kautta.

Aiheeseen liittyvät tiedot
F-tile JESD204C Intel FPGA IP -käyttöopas

Sync Header Alignment (SHA)
Taulukko 1. Synkronoi otsikon kohdistustestitapaukset

Testitapaus	Tavoite	Kuvaus	Läpäisykriteerit
SHA.1	Tarkista, onko Sync Header Lock käytössä nollausjakson jälkeen.	Seuraavat signaalit luetaan rekistereistä: CDR_Lock luetaan rx_status3 (0x8C) -rekisteristä. SH_Locked luetaan rx_status4 (0x90) -rekisteristä. jrx_sh_err_status luetaan rx_err_status (0x60) -rekisteristä.	CDR_Lock ja SH_LOCK on vahvistettava korkeiksi, mikä vastaa kaistojen määrää. jrx_sh_err_status pitäisi olla  Kohteen jrx_sh_err_status bittikentät tarkistavat kohteet sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err ja cdr_locked_err.
SHA.2	Tarkista Sync Header Lock -tila sen jälkeen, kun synkronointiotsikon lukitus on saavutettu (tai laajennetun monilohkokohdistusvaiheen aikana) ja vakaa.	invalid_sync_header luetaan synkronointiotsikon lukituksen tilalle rekisteristä (0x60[8]).	invalid_sync_header-tilan tulee olla 0.

Extended Multiblock Alignment (EMBA)

Taulukko 2. Laajennetut monilohkokohdistustestitapaukset

Testitapaus		Tavoite		Kuvaus		Läpäisykriteerit
EMBA.1		Tarkista, otetaanko Extended Multiblock Lock käyttöön vasta Sync Header Lockin vahvistamisen jälkeen.		Seuraavat signaalit luetaan rekistereiden kautta:		EMB_Locked_1-arvon tulee olla yhtä suuri kuin 1, joka vastaa kutakin kaistaa. EMB_Lock_err-arvon tulee olla 0.
	Testitapaus		Tavoite		Kuvaus		Läpäisykriteerit
					EMB_Locked_1 luetaan rx_status5 (0x94) -rekisteristä. EMB_Lock_err luetaan rx_err_status (0x60[19]) -rekisteristä.
	EMBA.2		Tarkista, onko Extended Multiblock Lock -tila vakaa (pidennetyn monilohkolukituksen jälkeen tai kunnes joustava puskuri vapautetaan) eikä virheellistä monilohkoa.		invalid_eomb_eoemb luetaan rx_err_status (0x60[10:9]) -rekisteristä.		invalid_eomb_eoemb on "00".
	EMBA.3		Tarkista kaistan suuntaus.		Seuraavat arvot luetaan rekistereistä: elastic_buf_over_flow luetaan rx_err_status (0x60[20]) -rekisteristä. elastic_buf_full luetaan rx_status6 (0x98) -rekisteristä.		elastic_buf_over_flow tulee olla 0. Elastic_buf_full-arvon tulee olla yhtä suuri kuin 1, joka vastaa kutakin kaistaa.

Vastaanottimen kuljetuskerros (TL)
Vastaanottimen (RX) JESD204C Intel FPGA IP:n ja siirtokerroksen kautta kulkevan hyötykuorman datavirran tietojen eheyden tarkistamiseksi ADC on määritetty ramp/PRBS-testikuvio. ADC on myös asetettu toimimaan samalla kokoonpanolla kuin JESD204C Intel FPGA IP:ssä. The ramp/PRBS-tarkistus FPGA-kankaassa tarkistaa ramp/PRBS-tietojen eheys yhden minuutin ajan. RX JESD204C Intel FPGA IP -rekisteristä rx_err podataan jatkuvasti nolla-arvoa yhden minuutin ajan.
Alla olevassa kuvassa näkyy käsitteellinen testiasetus tietojen eheyden tarkistamista varten.

Kuva 3. Tietojen eheyden tarkistus R:lläamp/PRBS15 Checker

Taulukko 3. Kuljetuskerroksen testitapaukset

Testitapaus	Tavoite	Kuvaus	Läpäisykriteerit
TL.1	Tarkista tietokanavan siirtokerroksen kartoitus r:lläamp testikuva.	Data_mode on Ramp_mode. Seuraavat signaalit luetaan rekistereiden kautta: crc_err luetaan kohdasta rx_err_status (0x60[14]).  jrx_patchk_data_error luetaan tst_err0-rekisteristä.	crc_err:n tulee olla alhainen, jotta se voi läpäistä. jrx_patchk_data_error-arvon pitäisi olla pieni.
TL.2	Tarkista datakanavan siirtokerroksen kartoitus PRBS15-testikuviolla.	Data_mode-asetuksena on prbs_mode. Seuraavat arvot luetaan rekistereistä: crc_err luetaan kohdasta rx_err_status (0x60[14]). jrx_patchk_data_error luetaan tst_err0-rekisteristä.	crc_err:n tulee olla alhainen, jotta se voi läpäistä. jrx_patchk_data_error-arvon pitäisi olla pieni.

JESD204C Intel FPGA IP- ja ADC-kokoonpanot
AD204-laite tukee JESD9081C Intel FPGA IP -parametreja (L, M ja F) tässä laitteistokassassa. Lähetin-vastaanottimen datanopeus, sampling-kello ja muut JESD204C-parametrit ovat AD908D1-käyttöehtojen mukaisia.
Laitteiston tarkistustestaus toteuttaa JESD204C Intel FPGA IP:n seuraavalla parametrikokoonpanolla.

Globaali asetus kaikille kokoonpanoille:

• E = 1
• CF = 0
• CS = 0
• Alaluokka = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA-hallintakello (MHz) = 100

Testitulokset
Seuraava taulukko sisältää mahdolliset tulokset ja niiden määritelmät.

Taulukko 4. Tulosten määritelmä

Tulos	Määritelmä
SYÖTTÖ	Testattavan laitteen (DUT) havaittiin käyttäytyvän yhdenmukaisesti.
PASS kommenteilla	DUT:n havaittiin osoittavan yhdenmukaista käyttäytymistä. Mukana on kuitenkin lisäselvitys tilanteesta (esimample: aikarajoitusten vuoksi vain osa testauksesta suoritettiin).

Tulos	Määritelmä
FAIL	DUT:n havaittiin osoittavan poikkeavaa käyttäytymistä.
Varoitus	DUT:n havaittiin käyttäytyvän, jota ei suositella.
Katso kommentit	Havaintojen perusteella ei voitu määrittää kelvollista hyväksyntää tai hylkäämistä. Mukana on lisäselvitys tilanteesta.

Seuraavassa taulukossa on tulokset testitapauksille SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ja TL.2 vastaavilla arvoilla L, M, F, datanopeus, sampling-kello, linkkikello ja SYSREF-taajuudet.

Taulukko 5. Tulos testitapauksille SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ja TL.2

Ei.	L	M	F	S	HD	E	N	NP	ADC Sampling-kello (MHz)	FPGA-laitteen kello (MHz)	FPGA Kehyskello (MHz)	FPGA Linkkikello (MHz)	Kaistanopeus (Gbps)	Tulos
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Syöttö

Testitulosten kommentit
Jokaisessa testitapauksessa RX JESD204C Intel FPGA IP määrittää onnistuneesti synkronointiotsikon kohdistuksen, laajennetun monilohkokohdistuksen ja käyttäjän datavaiheeseen asti.
R ei havaitse mitään tietojen eheysongelmiaamp ja PRBS-tarkistus JESD-kokoonpanoille, jotka kattavat kaikki fyysiset kaistat, eikä myöskään havaita syklistä redundanssitarkistusta (CRC) ja komentopariteettivirhettä.
Tiettyjen tehojaksojen aikana parametrien kokoonpanoissa saattaa ilmetä kaistan vinoutumavirhe. Tämän virheen välttämiseksi LEMC-offset-arvot tulee ohjelmoida tai voit automatisoida tämän kalibrointipyyhkäisymenettelyllä. Lisätietoja LEMC-offsetin laillisista arvoista on F-tile JESD204C IP -käyttöoppaan kohdassa RBD Tuning Mechanism.

Aiheeseen liittyvät tiedot
RBD-viritysmekanismi

Yhteenveto
Tämä raportti näyttää JESD204C Intel FPGA IP- ja PHY sähköisen liitännän validoinnin AD9081/9082 (R2 Silicon) -laitteen kanssa jopa 24.75 Gbps ADC:lle. Täydellisen kokoonpanon ja laitteiston asennuksen on osoitettu antavan luottamusta näiden kahden laitteen yhteentoimivuuteen ja suorituskykyyn.

Asiakirjan versiohistoria AN 927:lle: JESD204C Intel FPGA IP ja ADI AD9081 MxFE* ADC yhteentoimivuusraportti Intel Agilex F-Tile Devices

Asiakirjan versio	Muutokset
2022.04.25	Alkuperäinen julkaisu.

AN 876: JESD204C Intel® FPGA IP ja ADI AD9081 MxFE* ADC yhteentoimivuusraportti Intel® Agilex® F-Tile Devices

Asiakirjat / Resurssit

intel JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC yhteentoimivuusraportti [pdfKäyttöopas JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC yhteentoimivuusraportti, JESD204C, Intel FPGA IP ja ADI AD9081 MxFE ADC yhteentoimivuusraportti

Viitteet

• Käyttöopas