ЈЕСД204Ц Интел ФПГА ИП и АДИ АД9081 МкФЕ АДЦ извештај о интероперабилности
Информације о производу
Производ наведен у корисничком приручнику је ЈЕСД204Ц Интел ФПГА ИП. То је хардверска компонента која се користи у комбинацији са Интел Агилек И-Сериес Ф-Тиле Демо плоча и АДИ АД9081-ФМЦА-ЕБЗ ЕВМ. ИП се инстанцира у дуплекс режиму, али се користи само путања пријемника. Генерише такт везе од 375 МХз и такт оквира од 375 МХз. Подешавање хардвера за тест интероперабилности АДЦ-а је приказано на слици 1. ИП захтева да СИСРЕФ буде обезбеђен од генератора такта који покреће такт уређаја ЈЕСД204Ц Интел ФПГА ИП уређаја.
Упутства за употребу производа
Подешавање хардвера
Да бисте подесили хардвер за коришћење ЈЕСД204Ц Интел ФПГА ИП, следите ове кораке:
- Повежите АДИ АД9081-ФМЦА-ЕБЗ ЕВМ са ФМЦ+ конектором Интел Агилек И-Сериес Ф-Тиле Демо плоче.
- Уверите се да СИСРЕФ сигнал обезбеђује генератор такта који је извор такта ЈЕСД204Ц Интел ФПГА ИП уређаја.
Опис система
Дијаграм на нивоу система показује како су различити модули повезани у овом дизајну. Укључује Интел Агилек-И Ф-тиле демо плочу, Интел Агилек Ф-тиле уређај, РТЛ највишег нивоа, систем дизајнера платформе, генератор шаблона, проверу узорака, Ф-Тиле ЈЕСД204Ц дуплекс ИП језгро и различите тактове и интерфејсе.
Методологија интероперабилности
Слој везе података пријемника
Ова област тестирања покрива тестне случајеве за поравнање заглавља синхронизације (СХА) и проширено вишеблоковно поравнање (ЕМБА). ЈЕСД204Ц Интел ФПГА ИП чита регистре са слоја везе података током теста, уписује их у дневник fileс, и верификује их за пролазак критеријума кроз ТЦЛ скрипте.
ЈЕСД204Ц Интел® ФПГА ИП и АДИ АД9081 МкФЕ* АДЦ извештај о интероперабилности за Интел® Агилек™ Ф-тиле уређаје
ЈЕСД204Ц Интел® ФПГА ИП је серијски интерфејс од тачке до тачке велике брзине интелектуалне својине (ИП).
ЈЕСД204Ц Интел ФПГА ИП је хардверски тестиран са неколико одабраних ЈЕСД204Ц компатибилних аналогно-дигиталних претварача (АДЦ).
Овај извештај наглашава интероперабилност ЈЕСД204Ц Интел ФПГА ИП са АД9081 мешовитим сигналом Фронт Енд (МкФЕ*) модулом за евалуацију (ЕВМ) компаније Аналог Девицес Инц. (АДИ). Следећи одељци описују методологију провере хардвера и резултате тестирања.
Повезане информације
Ф-тиле ЈЕСД204Ц Интел ФПГА ИП Упутство за употребу
Хардверски и софтверски захтеви
Тест интероперабилности захтева следеће хардверске и софтверске алате: Хардвер
- Интел Агилек™ И-Сериес Ф-тиле Демо плоча (АГИБ027Р29А1Е2ВР0) са адаптером за напајање од 12 В
- Аналог Девицес (АДИ) АД9081 МкФЕ* ЕВМ (АД9081-ФМЦА-ЕБЗ, Рев Ц)
- Скиворк Си5345-Д Евалуатион Боард (Си5345-Д-ЕВБ)
- СМА мушки до СМП мушки
- СМП мушки на СМП кабл
софтвер
- Верзија софтвера Интел Куартус® Приме Про Едитион 21.4
- АД9081_АПИ верзија 1.1.0 или новија (Линук апликација, потребна за АД9081 ЕВМ конфигурацију)
Повезане информације
- Кориснички водич за развој система АД9081/АД9082
- Кориснички водич за Скиворкс Си5345-Д Евалуатион Боард
Подешавање хардвера
ЈЕСД204Ц Интел ФПГА ИП се инстанцира у дуплекс режиму, али се користи само путања пријемника. За ФЦЛК_МУЛП =1, ВИДТХ_МУЛП = 8, С = 1, ПЛЛ језгра генерише такт везе од 375 МХз и такт оквира од 375 МХз.
Интел Агилек И-Сериес Ф-Тиле Демо плоча се користи са АДИ АД9081-ФМЦА-ЕБЗ ЕВМ повезаним на ФМЦ+ конектор развојне плоче. Подешавање хардвера за тест интероперабилности АДЦ-а је приказано на слици за подешавање хардвера.- • АД9081-ФМЦА-ЕБЗ ЕВМ добија напајање из Интел Агилек И-Серије Ф-Тиле демо плоче преко ФМЦ+ конектора.
- Ф-тиле примопредајник и ЈЕСД204Ц Интел ФПГА ИП цоре ПЛЛ референтне тактове испоручује Си5345-Д-ЕВБ преко СМА до СМП кабла. Поставите МУКС_ДИП_СВ0 на високо на Агилек-И Ф-Тиле Демо плочи да бисте били сигурни да У22 узима ЦЛКИН1 који је повезан на СМП кабл.
- Си5345-Д-ЕВБ обезбеђује референтни такт за ХМЦ7044 програмабилни генератор такта који је присутан у АД9081 ЕВМ преко СМП до СМП кабла.
- Управљачки сат за ЈЕСД204Ц Интел ФПГА ИП језгро испоручује Силицон Лабс Си5332 програмабилни генератор такта који је присутан у Интел Агилек И-Сериес Ф-тиле Демо плочи.
- Програмабилни генератор такта ХМЦ7044 обезбеђује референтни сат уређаја АД9081. Петља са фазном блокадом (ПЛЛ) присутна у уређају АД9081 генерише жељени АДЦ сampлинг сат са референтног сата уређаја.
- За поткласу 1, генератор такта ХМЦ7044 генерише СИСРЕФ сигнал за АД9081 уређај и за ЈЕСД204Ц Интел ФПГА ИП преко ФМЦ+ конектора.
брtе: Интел препоручује да СИСРЕФ обезбеди генератор такта који је извор такта ЈЕСД204Ц Интел ФПГА ИП уређаја.
Опис система
Следећи дијаграм на нивоу система показује како су различити модули повезани у овом дизајну.
Слика 2. Системски дијаграм 
Напомене:
- М је број претварача.
- С је број пренетих сampлес по претварачу по кадру.
- ВИДТХ_МУЛП је множилац ширине података између слоја апликације и транспортног слоја.
- Н је број битова конверзије по претварачу.
- ЦС је број контролних битова по конверзији сampлес.
У овој поставци, нпрampле Л = 8, М = 4 и Ф = 1, брзина преноса података примопредајних трака је 24.75 Гбпс.
Си5332 ОУТ1 генерише такт од 100 МХз до мгмт_цлк. Си5345-Д-ЕВБ генерише две фреквенције такта, 375 МХз и 100 МХз. 375 МХз се напаја уграђеном мултиплексеру у Интел Агилек И-Сериес Ф-тиле Демо плочи преко Ј19 СМА порта. Излазни такт уграђеног мултиплексора покреће референтни такт примопредајника Ф-тиле (рефцлк_кцвр) и референтни такт ПЛЛ језгра Интел ФПГА ИП ЈЕСД204Ц (рефцлк_цоре). 100 МХз од Си5345-Д-ЕВБ је повезан са ХМЦ7044 програмабилним генератором такта који је присутан у АД9081 ЕВМ као улаз такта
(ЕКСТ_ХМЦРЕФ).
ХЦМ7044 генерише периодични СИСРЕФ сигнал од 11.71875 МХз преко ФМЦ конектора.
ЈЕСД204Ц Интел ФПГА ИП се инстанцира у дуплекс режиму, али се користи само путања пријемника.
Методологија интероперабилности
Следећи одељак описује циљеве теста, процедуру и критеријуме за пролаз. Тест покрива следеће области:
- Слој везе података пријемника
- Транспортни слој пријемника
Слој везе података пријемника
Ова област тестирања покрива тестне случајеве за поравнање заглавља синхронизације (СХА) и проширено вишеблоковно поравнање (ЕМБА).
Приликом покретања везе, након ресетовања пријемника, ЈЕСД204Ц Интел ФПГА ИП почиње да тражи ток заглавља синхронизације који преноси уређај. Следећи регистри из слоја везе података се читају током теста, уписују у дневник fileс, и верификовано за пролазак критеријума кроз ТЦЛ скрипте.
Повезане информације
Ф-тиле ЈЕСД204Ц Интел ФПГА ИП Упутство за употребу
Поравнање заглавља синхронизације (СХА)
Табела 1. Тестни случајеви поравнања заглавља синхронизације
| Тест Цасе | Циљ | Опис | Критеријуми за пролаз |
| СХА.1 | Проверите да ли је закључавање заглавља синхронизације потврђено након завршетка секвенце ресетовања. | Следећи сигнали се читају из регистара:
|
|
| СХА.2 | Проверите статус закључавања заглавља синхронизације након што се постигне закључавање заглавља синхронизације (или током фазе проширеног вишеблоковног поравнања) и стабилно. | инвалид_синц_хеадер се чита за статус закључавања заглавља синхронизације из регистра (0к60[8]). | статус инвалид_синц_хеадер треба да буде 0. |
Проширено вишеблоковско поравнање (ЕМБА)
Табела 2. Проширени тестни случајеви поравнања са више блокова
| Тест Цасе | Циљ | Опис | Критеријуми за пролаз | |||||
| ЕМБА.1 | Проверите да ли је проширено закључавање вишеструких блокова потврђено тек након потврђивања закључавања заглавља синхронизације. | Следећи сигнали се читају кроз регистре: |
|
|||||
| Тест Цасе | Циљ | Опис | Критеријуми за пролаз | |||||
|
||||||||
| ЕМБА.2 | Проверите да ли је статус проширеног закључавања вишеструких блокова стабилан (након продуженог закључавања више блокова или док се еластични бафер не ослободи) заједно са неважећим мултиблок. | инвалид_еомб_еоемб се чита из регистра рк_ерр_статус (0к60[10:9]). | инвалид_еомб_еоемб би требало да буде „00“. | |||||
| ЕМБА.3 | Проверите поравнање траке. | Следеће вредности се читају из регистара:
|
|
|||||
Транспортни слој примаоца (ТЛ)
Да би се проверио интегритет података тока података корисног оптерећења кроз пријемник (РКС) ЈЕСД204Ц Интел ФПГА ИП и транспортни слој, АДЦ је конфигурисан да рamp/ПРБС тест образац. АДЦ је такође подешен да ради са истом конфигурацијом као што је постављено у ЈЕСД204Ц Интел ФПГА ИП. Тхе рamp/ПРБС провера у ФПГА фабрици проверава рamp/ПРБС интегритет података за један минут. РКС ЈЕСД204Ц Интел ФПГА ИП регистар рк_ерр се непрекидно испитује за нулту вредност током једног минута.
Слика испод приказује концептуално подешавање теста за проверу интегритета података.
Слика 3. Провера интегритета података помоћу Рamp/ПРБС15 Цхецкер
Табела 3. Тестни случајеви транспортног слоја
| Тест Цасе | Циљ | Опис | Критеријуми за пролаз |
| ТЛ.1 | Проверите мапирање транспортног слоја канала података помоћу рamp тест образац. | Дата_моде је подешен на Рamp_моде.
Следећи сигнали се читају кроз регистре:
|
|
| ТЛ.2 | Проверите мапирање транспортног слоја канала података користећи ПРБС15 тест образац. | Дата_моде је подешен на прбс_моде.
Следеће вредности се читају из регистара:
|
|
ЈЕСД204Ц Интел ФПГА ИП и АДЦ конфигурације
АД204 уређај изворно подржава ЈЕСД9081Ц Интел ФПГА ИП параметре (Л, М и Ф) у овој провери хардвера. Брзина података примопредајника, сampлинг цлоцк, и други параметри ЈЕСД204Ц су у складу са радним условима АД908Д1.
Тестирање хардверске провере имплементира ЈЕСД204Ц Интел ФПГА ИП са следећом конфигурацијом параметара.
Глобално подешавање за све конфигурације:
- Е = 1
- ЦФ = 0
- ЦС = 0
- Подкласа = 1
- ФЦЛК_МУЛП = 1
- ВИДТХ_МУЛП = 8
- СХ_ЦОНФИГ = ЦРЦ-12
- Такт управљања ФПГА (МХз) = 100
Резултати теста
Следећа табела садржи могуће резултате и њихову дефиницију.
Табела 4. Дефиниција резултата
| Резултат | Дефиниција |
| ПАСС | Примећено је да уређај под тестом (ДУТ) показује усклађено понашање. |
| ПРОЂИ са коментарима | Примећено је да ДУТ показује конформно понашање. Међутим, укључено је и додатно објашњење ситуације (нпрampле: због временских ограничења обављен је само део тестирања). |
| Резултат | Дефиниција |
| ФАИЛ | Примећено је да ДУТ показује неусаглашено понашање. |
| Упозорење | Примећено је да ДУТ показује понашање које се не препоручује. |
| Погледајте коментаре | Из запажања није могло да се утврди да ли је прошао или није успео. Укључено је и додатно објашњење ситуације. |
Следећа табела приказује резултате за тест случајеве СХА.1, СХА.2, ЕМБА.1, ЕМБА.2, ЕМБА.3, ТЛ.1 и ТЛ.2 са одговарајућим вредностима Л, М, Ф, брзине преноса података, сampлинг цлоцк, линк цлоцк и СИСРЕФ фреквенције.
Табела 5. Резултат за тест случајеве СХА.1, СХА.2, ЕМБА.1, ЕМБА.2, ЕМБА.3, ТЛ.1 и ТЛ.2
| бр. | L | M | F | S | HD | E | N | NP | АДЦ
Sampлинг сат (МХз) |
Такт ФПГА уређаја (МХз) | ФПГА
Такт кадра (МХз) |
ФПГА
Такт везе (МХз) |
Брзина траке (Гбпс) | Резултат |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Пасс |
Коментари резултата теста
У сваком тестном случају, РКС ЈЕСД204Ц Интел ФПГА ИП успешно успоставља поравнање заглавља синхронизације, проширено вишеблоковно поравнање и до фазе корисничких података.
Р. није приметио никакав проблем интегритета податакаamp и ПРБС провера за ЈЕСД конфигурације које покривају све физичке траке, такође није примећена цикличка провера редундансе (ЦРЦ) и грешка паритета команди.
Током одређених циклуса напајања, грешка исправљања траке може се појавити са конфигурацијама параметара. Да бисте избегли ову грешку, вредности ЛЕМЦ офсета треба да буду програмиране или ово можете аутоматизовати поступком калибрационог прегледа. За више информација о законским вредностима ЛЕМЦ офсета, погледајте РБД механизам за подешавање у Ф-тиле ЈЕСД204Ц ИП корисничком водичу.
Повезане информације
Механизам за подешавање РБД-а
Резиме
Овај извештај приказује валидацију ЈЕСД204Ц Интел ФПГА ИП и ПХИ електричног интерфејса са АД9081/9082 (Р2 Силицон) уређајем до 24.75 Гбпс за АДЦ. Приказана је комплетна конфигурација и подешавање хардвера како би се обезбедило поверење у интероперабилност и перформансе два уређаја.
Историја ревизија документа за АН 927: ЈЕСД204Ц Интел ФПГА ИП и АДИ АД9081 МкФЕ* Извештај о интероперабилности АДЦ-а за Интел Агилек Ф-Тиле уређаје
| Верзија документа | Промене |
| 2022.04.25 | Првобитно издање. |
АН 876: ЈЕСД204Ц Интел® ФПГА ИП и АДИ АД9081 МкФЕ* Извештај о интероперабилности АДЦ за Интел® Агилек® Ф-Тиле уређаје
Документи / Ресурси
 |
интел ЈЕСД204Ц Интел ФПГА ИП и АДИ АД9081 МкФЕ АДЦ извештај о интероперабилности [пдф] Упутство за кориснике ЈЕСД204Ц Интел ФПГА ИП и АДИ АД9081 МкФЕ АДЦ извештај о интероперабилности, ЈЕСД204Ц, Интел ФПГА ИП и АДИ АД9081 МкФЕ АДЦ извештај о интероперабилности |