JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC ynteroperabiliteitsrapport

Produkt ynformaasje

It produkt neamd yn 'e brûkershantlieding is de JESD204C Intel FPGA IP. It is in hardware-komponint dat wurdt brûkt yn kombinaasje mei it Intel Agilex I-Series F-Tile Demo Board en de ADI AD9081-FMCA-EBZ EVM. De IP wurdt ynstantiearre yn Duplex-modus, mar allinich it ûntfangerpaad wurdt brûkt. It genereart in 375 MHz linkklok en in 375 MHz frame klok. De hardware opset foar de ADC ynteroperabiliteit test wurdt werjûn yn figuer 1. De IP fereasket dat SYSREF wurdt levere troch de klok generator dy't boarnen de JESD204C Intel FPGA IP apparaat klok.

Produkt Usage Ynstruksjes

Hardware opset
Om de hardware yn te stellen foar it brûken fan de JESD204C Intel FPGA IP, folgje dizze stappen:

1. Ferbine de ADI AD9081-FMCA-EBZ EVM mei de FMC+-ferbining fan it Intel Agilex I-Series F-Tile Demo Board.
2. Soargje derfoar dat it SYSREF-sinjaal wurdt levere troch de klokgenerator dy't de JESD204C Intel FPGA IP-apparaatklok boarne.

Systeem beskriuwing
It diagram op systeemnivo lit sjen hoe't ferskate modules binne ferbûn yn dit ûntwerp. It omfettet it Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, en ferskate klokken en ynterfaces.

Ynteroperabiliteitsmetoade
Untfanger Data Link Layer
Dit testgebiet beslacht de testgefallen foar syngronisaasjekoptekst (SHA) en útwreide multiblok-ôfstimming (EMBA). De JESD204C Intel FPGA IP lêst registers fan 'e gegevenslinklaach tidens de test, skriuwt se yn log files, en ferifiearret se foar it trochjaan fan kritearia fia TCL-skripts.

JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC ynteroperabiliteitsrapport foar Intel® Agilex™ F-tile-apparaten

De JESD204C Intel® FPGA IP is in hege snelheid punt-tot-punt serial ynterface yntellektueel eigendom (IP).
De JESD204C Intel FPGA IP is hardware-testen mei ferskate selekteare JESD204C-kompatibele analog-to-digital converter (ADC) apparaten.
Dit rapport markearret de ynteroperabiliteit fan 'e JESD204C Intel FPGA IP mei de AD9081 Mixed Signal Front End (MxFE *) evaluaasjemodule (EVM) fan Analog Devices Inc. (ADI). De folgjende seksjes beskriuwe de hardware checkout metodyk en testresultaten.

Related Information
F-tile JESD204C Intel FPGA IP User Guide

Hardware en software easken
De ynteroperabiliteitstest fereasket de folgjende hardware- en software-ark: Hardware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) mei 12V stroomadapter
• Analoge apparaten (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluaasje Board (Si5345-D-EVB)
• SMA male to SMP male
• SMP male to SMP kabel

Software

• Intel Quartus® Prime Pro Edition software ferzje 21.4
• AD9081_API ferzje 1.1.0 of nijer (Linux-applikaasje, fereaske foar AD9081 EVM-konfiguraasje)

Related Information

• AD9081/AD9082 Systeemûntwikkeling Brûkersgids
• Skyworks Si5345-D Evaluaasje Board User Guide

Hardware opset
De JESD204C Intel FPGA IP wurdt ynstantiearre yn Duplex-modus, mar allinich it ûntfangerpaad wurdt brûkt. Foar FCLK_MULP =1, WIDTH_MULP = 8, S = 1, genereart de kearn PLL in 375 MHz linkklok en in 375 MHz frame klok.
In Intel Agilex I-Series F-Tile Demo Board wurdt brûkt mei de ADI AD9081-FMCA-EBZ EVM ferbûn mei de FMC+ connector fan it ûntwikkeling board. De hardware opset foar de ADC ynteroperabiliteit test wurdt werjûn yn de Hardware Setup figuer.- • De AD9081-FMCA-EBZ EVM ûntliend macht út Intel Agilex I-Series F-Tile Demo Board fia FMC + connector.

• De F-tegel-transceiver en JESD204C Intel FPGA IP-kearn PLL-referinsjeklokken wurde levere troch Si5345-D-EVB fia SMA nei SMP-kabel. Stel MUX_DIP_SW0 op heech op Agilex-I F-Tile Demo Board om te soargjen dat U22 CLKIN1 nimt dy't ferbûn is mei de SMP-kabel.
• De Si5345-D-EVB leveret in referinsjeklok oan 'e HMC7044 programmeerbere klokgenerator oanwêzich yn' e AD9081 EVM fia SMP nei SMP-kabel.
• De behearsklok foar JESD204C Intel FPGA IP-kearn wurdt levere troch Silicon Labs Si5332 programmeerbere klokgenerator oanwêzich yn it Intel Agilex I-Series F-tile Demo Board.
• De HMC7044 programmabele klokgenerator leveret de AD9081-apparaatreferinsjeklok. De phase-locked loop (PLL) oanwêzich yn it AD9081-apparaat genereart de winske ADC sampling klok fan it apparaat referinsje klok.
• Foar Subklasse 1 genereart de HMC7044-klokgenerator it SYSREF-sinjaal foar it AD9081-apparaat en foar de JESD204C Intel FPGA IP fia de FMC+-ferbining.

Neete: Intel advisearret de SYSREF te leverjen troch de klokgenerator dy't de JESD204C Intel FPGA IP-apparaatklok boarne.

Systeem beskriuwing

It folgjende diagram op systeemnivo lit sjen hoe't de ferskate modules binne ferbûn yn dit ûntwerp.

figuer 2. Systeem Diagram

Notysjes:

1. M is it oantal converters.
2. S is it oantal oerdroegen samples per converter per frame.
3. WIDTH_MULP is de data breedte multiplier tusken de applikaasje laach en ferfier laach.
4. N is it oantal konverzjebits per converter.
5. CS is it oantal kontrôle bits per konverzje samples.

Yn dizze opset, bglample L = 8, M = 4, en F = 1, de gegevensrate fan transceiverbanen is 24.75 Gbps.
De Si5332 OUT1 genereart 100 MHz klok nei mgmt_clk. Si5345-D-EVB genereart twa klok frekwinsjes, 375 MHz en 100 MHz. De 375 MHz wurdt levere oan de ynbêde multiplexer yn it Intel Agilex I-Series F-tile Demo Board fia de J19 SMA-poarte. De útfierklok fan 'e ynbêde multiplexer driuwt de F-tile-transceiver-referinsjeklok (refclk_xcvr) en JESD204C Intel FPGA IP-kearn PLL-referinsjeklok (refclk_core). 100 MHz fan Si5345-D-EVB is ferbûn mei de HMC7044 programmabele klokgenerator oanwêzich yn 'e AD9081 EVM as de klokynfier
(EXT_HMCREF).

De HCM7044 genereart in periodyk SYSREF-sinjaal fan 11.71875 MHz fia de FMC Connector.
De JESD204C Intel FPGA IP wurdt ynstantiearre yn Duplex-modus, mar allinich it ûntfangerpaad wurdt brûkt.

Ynteroperabiliteitsmetoade
De folgjende seksje beskriuwt de testdoelen, proseduere en de trochjaan kritearia. De test beslacht de folgjende gebieten:

• Untfanger gegevens keppeling laach
• Untfanger ferfier laach

Untfanger Data Link Layer
Dit testgebiet beslacht de testgefallen foar syngronisaasjekoptekst (SHA) en útwreide multiblok-ôfstimming (EMBA).
By it opstarten fan de keppeling, nei de reset fan de ûntfanger, begjint de JESD204C Intel FPGA IP te sykjen nei de syngronisaasjekopstream dy't troch it apparaat wurdt oerbrocht. De folgjende registers fan gegevens keppeling laach wurde lêzen tidens de test, skreaun yn log files, en ferifiearre foar it trochjaan fan kritearia fia TCL-skripts.

Related Information
F-tile JESD204C Intel FPGA IP User Guide

Sync Header Alignment (SHA)
tabel 1. Sync Header Alignment Test Cases

Test Case	Objektyf	Beskriuwing	Passing Criteria
SHA.1	Kontrolearje as Sync Header Lock wurdt beweard nei it foltôgjen fan 'e reset-sekwinsje.	De folgjende sinjalen wurde lêzen út registers: CDR_Lock wurdt lêzen út de rx_status3 (0x8C) register. SH_Locked wurdt lêzen út rx_status4 (0x90) register. jrx_sh_err_status wurdt lêzen út it register rx_err_status (0x60).	CDR_Lock en SH_LOCK moatte wurde asserted oan hege oerienkommende mei it oantal banen. jrx_sh_err_status moat wêze  De bitfjilden yn jrx_sh_err_status kontrolearret foar sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, en cdr_locked_err.
SHA.2	Kontrolearje de status fan syngronisaasjekoptekst neidat syngronisaasjekopslot is berikt (of tidens de faze fan útwreide multi-blok-ôfstimming) en stabyl.	invalid_sync_header wurdt lêzen foar Sync Header lock status fan register (0x60[8]).	invalid_sync_header status moat 0 wêze.

Extended Multiblock Alignment (EMBA)

tabel 2. Extended Multiblock Alignment Test Cases

Test Case		Objektyf		Beskriuwing		Passing Criteria
EMBA.1		Kontrolearje as it útwreide multiblokslot allinich wurdt beweard nei de bewearing fan Sync Header Lock.		De folgjende sinjalen wurde lêzen troch registers:		De wearde EMB_Locked_1 moat lyk wêze oan 1 dy't oerienkomt mei elke baan. EMB_Lock_err moat 0 wêze.
	Test Case		Objektyf		Beskriuwing		Passing Criteria
					EMB_Locked_1 wurdt lêzen út it register rx_status5 (0x94). EMB_Lock_err wurdt lêzen út it register rx_err_status (0x60[19]).
	EMBA.2		Kontrolearje oft de Extended Multiblock Lock status is stabyl (nei útwreide multiblock lock of oant de elastyske buffer wurdt útbrocht) tegearre mei gjin ûnjildige multiblock.		invalid_eomb_eoemb wurdt lêzen út it register rx_err_status (0x60[10:9]).		invalid_eomb_eoemb moat "00" wêze.
	EMBA.3		Kontrolearje de lane alignment.		De folgjende wearden wurde lêzen út registers: elastic_buf_over_flow wurdt lêzen út it register rx_err_status (0x60[20]). elastic_buf_full wurdt lêzen út it register rx_status6 (0x98).		elastic_buf_over_flow moat 0 wêze. De elastic_buf_full wearde moat gelyk wêze oan 1 oerienkommende mei elke baan.

Untfanger Transport Layer (TL)
Om te kontrolearjen de gegevens yntegriteit fan de lading gegevens stream fia de ûntfanger (RX) JESD204C Intel FPGA IP en ferfier laach, de ADC is konfigurearre om ramp/PRBS testmuster. De ADC is ek ynsteld om te operearjen mei deselde konfiguraasje as ynsteld yn 'e JESD204C Intel FPGA IP. De ramp/ PRBS checker yn de FPGA stof kontrolearret de ramp/ PRBS-gegevensyntegriteit foar ien minút. It RX JESD204C Intel FPGA IP-register rx_err wurdt kontinu ûnderfrege foar nul wearde foar ien minút.
De figuer hjirûnder toant de konseptuele testopstelling foar kontrôle fan gegevensintegriteit.

Ofbylding 3. Gegevensintegriteitskontrôle mei Ramp/PRBS15 Checker

tabel 3. Transport Layer Test Cases

Test Case	Objektyf	Beskriuwing	Passing Criteria
TL.1	Kontrolearje it ferfier laach mapping fan de gegevens kanaal mei help ramp test patroan.	Data_mode is ynsteld op Ramp_wize. De folgjende sinjalen wurde lêzen troch registers: crc_err wurdt lêzen út de rx_err_status (0x60[14]).  jrx_patchk_data_error wurdt lêzen út it tst_err0 register.	crc_err moat leech wêze om troch te gean. jrx_patchk_data_error moat leech wêze.
TL.2	Kontrolearje de transportlaach-mapping fan it gegevenskanaal mei it PRBS15-testpatroan.	Data_mode is ynsteld op prbs_mode. De folgjende wearden wurde lêzen út registers: crc_err wurdt lêzen út de rx_err_status (0x60[14]). jrx_patchk_data_error wurdt lêzen út it tst_err0 register.	crc_err moat leech wêze om troch te gean. jrx_patchk_data_error moat leech wêze.

JESD204C Intel FPGA IP en ADC konfiguraasjes
De JESD204C Intel FPGA IP-parameters (L, M, en F) yn dizze hardware checkout wurde natuerlik stipe troch it AD9081-apparaat. De transceiver data rate, sampling klok, en oare JESD204C parameters foldogge oan de AD908D1 bestjoeringssysteem betingsten.
De hardware checkout-testen ymplementearje de JESD204C Intel FPGA IP mei de folgjende parameterkonfiguraasje.

Globale ynstelling foar alle konfiguraasje:

• E = 1
• CF = 0
• CS = 0
• Subklasse = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• FPGA Management Clock (MHz) = 100

Testresultaten
De folgjende tabel befettet de mooglike resultaten en har definysje.

Tabel 4. Results Definition

Resultaat	Definysje
PAS	De Device Under Test (DUT) waard beoardiele om konform gedrach te sjen.
PASS mei opmerkings	De DUT waard observearre om konform gedrach te fertoanjen. In ekstra útlis fan 'e situaasje is lykwols opnommen (bglample: fanwege tiid beheining, mar in part fan de testen waard útfierd).

Resultaat	Definysje
MISLEARJE	De DUT waard waarnommen om net-konform gedrach te fertoanjen.
Warskôging	De DUT waard waarnommen om gedrach te fertoanjen dat net oan te rieden is.
Ferwize nei opmerkings	Ut de waarnimmings koe in jildich pass of fail net fêststeld wurde. In ekstra taljochting fan de situaasje is opnommen.

De folgjende tabel lit de resultaten sjen foar testgefallen SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, en TL.2 mei respektivelike wearden fan L, M, F, gegevensrate, samplingklok, linkklok en SYSREF-frekwinsjes.

Tabel 5. Resultaat foar testgefallen SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 en TL.2

Nee.	L	M	F	S	HD	E	N	NP	ADC Sampling klok (MHz)	FPGA-apparaatklok (MHz)	FPGA Frame klok (MHz)	FPGA Linkklok (MHz)	Lane Rate (Gbps)	Resultaat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Pas

Test Resultaat Comments
Yn elk testgefal fêstiget de RX JESD204C Intel FPGA IP mei súkses de syngronisaasjekop-ôfstimming, útwreide multiblock-ôfstimming, en oant faze fan brûkersgegevens.
Gjin probleem mei gegevensintegriteit wurdt waarnommen troch de Ramp en PRBS checker foar JESD konfiguraasjes covering alle fysike leanen, ek gjin cyclic redundancy check (CRC) en kommando parity flater wurdt waarnommen.
Tidens bepaalde macht syklus, lane deskew flater kin ferskine mei de parameter konfiguraasjes. Om dizze flater te foarkommen, moatte de LEMC-offsetwearden programmearre wurde of jo kinne dit automatisearje mei de kalibraasje-sweepproseduere. Foar mear ynformaasje oer de wetlike wearden fan LEMC offset, ferwize nei RBD Tuning Mechanism yn F-tile JESD204C IP User Guide.

Related Information
RBD Tuning Mechanism

Gearfetting
Dit rapport toant falidaasje fan 'e JESD204C Intel FPGA IP en PHY elektryske ynterface mei it AD9081/9082 (R2 Silicon) apparaat oant 24.75 Gbps foar ADC. De folsleine konfiguraasje en hardware-opset wurde werjûn om fertrouwen te jaan yn 'e ynteroperabiliteit en prestaasjes fan' e twa apparaten.

Skiednis fan dokumintferzje foar AN 927: JESD204C Intel FPGA IP en ADI AD9081 MxFE* ADC ynteroperabiliteitsrapport foar Intel Agilex F-Te-apparaten

Dokumint Ferzje	Feroarings
2022.04.25	Inisjele release.

AN 876: JESD204C Intel® FPGA IP en ADI AD9081 MxFE* ADC ynteroperabiliteitsrapport foar Intel® Agilex® F-Te-apparaten

Dokuminten / Resources

intel JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC ynteroperabiliteitsrapport [pdf] Brûkersgids JESD204C Intel FPGA IP en ADI AD9081 MxFE ADC ynteroperabiliteitsrapport, JESD204C, Intel FPGA IP en ADI AD9081 MxFE ADC ynteroperabiliteitsrapport

Referinsjes

• User Manual