JESD204C Intel FPGA IP û ADI AD9081 MxFE ADC Rapora Têkelbûnê

Agahiya hilberê

Hilbera ku di manuala bikarhêner de tê behs kirin IP-ya JESD204C Intel FPGA ye. Ew hêmanek hardware ye ku bi Intel Agilex I-Series F-Tile Demo Board û ADI AD9081-FMCA-EBZ EVM re tê bikar anîn. IP-ya di moda Duplex de tête destnîşan kirin lê tenê riya wergirê tê bikar anîn. Ew demjimêrek girêdana 375 MHz û demjimêrek çarçoveyek 375 MHz çêdike. Sazkirina hardware ji bo ceribandina hevberdana ADC di jimar 1 de tê xuyang kirin. IP hewce dike ku SYSREF ji hêla jeneratora demjimêrê ve were peyda kirin ku demjimêra cîhaza IP-ya JESD204C Intel FPGA IP-yê jêder dike.

Talîmatên Bikaranîna Product

Hardware Setup
Ji bo sazkirina hardware ji bo karanîna JESD204C Intel FPGA IP, van gavan bişopînin:

1. ADI AD9081-FMCA-EBZ EVM bi girêdana FMC+ ya Destûra Demo ya F-Tile ya Intel Agilex I-Series ve girêdin.
2. Piştrast bikin ku sînyala SYSREF ji hêla jeneratorê demjimêrê ve tê peyda kirin ku demjimêra cîhaza IP-ya JESD204C Intel FPGA IP-yê peyda dike.

Danasîna pergalê
Diagrama asta pergalê destnîşan dike ka modulên cihêreng di vê sêwiranê de çawa têne girêdan. Ew di nav de Desteya Demo ya Intel Agilex-I F-tile, Amûra Intel Agilex F-tile, RTL-Asta Top, Pergala Sêwiranerê Platformê, Generatorê Nimûneyê, Kontrolkera Nimûnê, F-Tile JESD204C Duplex IP Core, û demjimêr û navberên cihêreng vedihewîne.

Metodolojiya Hevkarî
Receiver Data Link Layer
Vê qada ceribandinê dozên ceribandinê yên ji bo hevrêziya sernavê hevdeng (SHA) û hevrêziya pir-blokê ya dirêjkirî (EMBA) vedigire. IP-ya JESD204C Intel FPGA di dema ceribandinê de qeydên ji qata girêdana daneyê dixwîne, wan di têketinê de dinivîse. files, û wan ji bo derbaskirina pîvanan bi tîpên TCL verast dike.

JESD204C Intel® FPGA IP û ADI AD9081 MxFE* Rapora Têkelbûna ADC ya ji bo Amûrên F-tile yên Intel® Agilex™

IP-ya JESD204C Intel® FPGA IP-ya ronakbîrî ya pêwendiya rêzikî ya xal-bi-xala bilez e.
JESD204C Intel FPGA IP-ya bi çend cîhazên bijartî yên veguhezkar-bo-dîjîtal (ADC) yên lihevhatî yên JESD204C-ya hardware-yê hatî ceribandin.
Vê raporê hevberdana JESD204C Intel FPGA IP-ya bi modula nirxandinê ya Eniya Nîşana Têkel (MxFE*) AD9081 (EVM) ji Analog Devices Inc. (ADI) ronî dike. Beşên jêrîn metodolojiya kontrolkirina hardware û encamên testê vedibêjin.

Information Related
F-tile JESD204C Intel FPGA IP Rêbernameya Bikarhêner

Pêdiviyên Hardware û Nermalavê
Ji bo ceribandina hevberdanê van amûr û nermalava jêrîn hewce dike: Hardware

• Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) bi adapterê hêza 12V
• Amûrên Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Lijneya Nirxandina Skywork Si5345-D (Si5345-D-EVB)
• SMA mêr ji SMP mêr
• SMP mêr ji kabloya SMP

Software

• Guhertoya nermalava Intel Quartus® Prime Pro Edition 21.4
• AD9081_API guhertoya 1.1.0 an nûtir (serîlêdana Linux, ji bo veavakirina AD9081 EVM hewce ye)

Information Related

• AD9081 / AD9082 Pêşveçûna Pergalê Rêbernameya Bikarhêner
• Rêbernameya Bikarhêner Lijneya Nirxandina Skyworks Si5345-D

Hardware Setup
JESD204C Intel FPGA IP-ya di moda Duplex de tête destnîşan kirin lê tenê riya wergirê tê bikar anîn. Ji bo FCLK_MULP =1, WIDTH_MULP = 8, S = 1, PLL-ya bingehîn demjimêrek girêdana 375 MHz û demjimêrek çarçoveyek 375 MHz çêdike.
Lijneyek Demo-ya F-Tile ya Intel Agilex I-Series bi ADI AD9081-FMCA-EBZ EVM-ê ve girêdayî girêdana FMC+ ya panela pêşkeftinê tê bikar anîn. Sazkirina hardware ji bo ceribandina hevberdana ADC di jimareya Sazkirina Hardware de tê xuyang kirin.- • AD9081-FMCA-EBZ EVM hêzê ji Desteya Demo ya Intel Agilex I-Series F-Tile bi rêya girêdana FMC+ digire.

• Veguhezkara F-tile û demjimêrên referansê yên JESD204C Intel FPGA IP-ya bingehîn PLL ji hêla Si5345-D-EVB ve bi kabloya SMA ber SMP ve têne peyda kirin. MUX_DIP_SW0 li ser Panela Demo Agilex-I F-Tile li ser bilind saz bikin da ku piştrast bikin ku U22 CLKIN1-ê ku bi kabloya SMP ve girêdayî ye digire.
• Si5345-D-EVB demjimêrek referansê dide jeneratora demjimêra bernamekirî ya HMC7044 ku di AD9081 EVM-ê de bi kabloya SMP ber SMP-ê heye.
• Saeta rêveberiyê ya JESD204C Intel FPGA IP-ya bingehîn ji hêla Silicon Labs Si5332 vejenkerê demjimêrê bernamekirî ve tê peyda kirin ku di Desteya Demo-yê ya Intel Agilex I-Series F-tile de ye.
• Generatora demjimêra bernamekirî ya HMC7044 demjimêra referansa cîhaza AD9081 peyda dike. Xala kilîtkirî ya qonax (PLL) ku di cîhaza AD9081 de heye, ADC-ya xwestinê çêdike.ampdemjimêra ling ji demjimêra referansa cîhazê.
• Ji bo Subclass 1, jeneratorê demjimêra HMC7044 ji bo cîhaza AD9081 û ji bo JESD204C Intel FPGA IP-ê bi navgîniya girêdana FMC+ ve sînyala SYSREF diafirîne.

Nate: Intel pêşniyar dike ku SYSREF ji hêla jeneratora demjimêrê ve were peyda kirin ku demjimêra cîhaza IP-ya JESD204C Intel FPGA IP-yê peyda dike.

Danasîna pergalê

Diagrama asta pergalê ya jêrîn nîşan dide ka modulên cihêreng çawa di vê sêwiranê de têne girêdan.

jimar 2. Diagrama pergalê

Têbînî:

1. M hejmara veguherîneran e.
2. S hejmara s-yên hatine şandin eamples per converter per frame.
3. WIDTH_MULP pirjimara firehiya daneyê ya di navbera qata serîlêdanê û qata veguhastinê de ye.
4. N hejmara bits veguhertina per converter e.
5. CS hejmara bits kontrol per veguhertina s eamples.

Di vê sazkirinê de, ji bo nimûneample L = 8, M = 4, û F = 1, rêjeya daneya riyên transceiver 24.75 Gbps e.
Si5332 OUT1 demjimêra 100 MHz ji mgmt_clk re çêdike. Si5345-D-EVB du frekansên demjimêrê, 375 MHz û 100 MHz çêdike. 375 MHz di nav porta J19 SMA de ji Multipleksera bicîbûyî ya di Desteya Demo-ya F-tile ya Intel Agilex I-Series de tê peyda kirin. Demjimêra derketinê ya multiplekserê bicîbûyî demjimêra referansê ya transceiver F-tile (refclk_xcvr) û demjimêra referansê ya PLL ya bingehîn IP-ya JESD204C Intel FPGA (refclk_core) dimeşîne. 100 MHz ji Si5345-D-EVB bi jeneratora demjimêra bernamekirî ya HMC7044 ve girêdayî ye ku di AD9081 EVM de wekî têketina demjimêrê heye.
(EXT_HMCREF).

HCM7044 sînyalek SYSREF ya periyodîk 11.71875 MHz bi navgîniya Têkiliya FMC diafirîne.
JESD204C Intel FPGA IP-ya di moda Duplex de tête destnîşan kirin lê tenê riya wergirê tê bikar anîn.

Metodolojiya Hevkarî
Di beşa jêrîn de armancên testê, prosedur, û pîvanên derbasbûnê diyar dike. Test qadên jêrîn vedigire:

• Qata girêdana daneya wergir
• Qata veguhastina wergir

Receiver Data Link Layer
Vê qada ceribandinê dozên ceribandinê yên ji bo hevrêziya sernavê hevdeng (SHA) û hevrêziya pir-blokê ya dirêjkirî (EMBA) vedigire.
Di destpêkirina girêdanê de, piştî vesazkirina wergirê, IP-ya JESD204C Intel FPGA dest pê dike ku li sernavê hevdemkirinê ya ku ji hêla cîhazê ve hatî veguheztin digerin. Tomarên jêrîn ji qata girêdana daneyê di dema ceribandinê de têne xwendin, di têketinê de têne nivîsandin files, û ji bo derbaskirina pîvanan bi tîpên TCL ve hatî verast kirin.

Information Related
F-tile JESD204C Intel FPGA IP Rêbernameya Bikarhêner

Hevdengkirina Sernavê (SHA)
Table 1. Sync Header Alignment Cases Test

Doza Testê	Berdest	Terîf	Krîterên Derbasbûnê
SHA.1	Kontrol bikin ka Sync Header Lock piştî temambûna rêzika vesazkirinê tê destnîşan kirin.	Nîşaneyên jêrîn ji qeydan têne xwendin: CDR_Lock ji qeyda rx_status3 (0x8C) tê xwendin. SH_Locked ji qeyda rx_status4 (0x90) tê xwendin. jrx_sh_err_status ji qeyda rx_err_status (0x60) tê xwendin.	CDR_Lock û SH_LOCK divê li gorî hejmara rêçikan bilind be. jrx_sh_err_status divê bibe  Zeviyên bit ên di jrx_sh_err_status de sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, û cdr_locked_err kontrol dike.
SHA.2	Piştî ku kilîtkirina sernavê hevdengkirinê hate bidestxistin (an di qonaxa Berhevkirina Pir-Bloka Berfirehkirî de) û stabîl, statûya Girtina Sernavê Syncê kontrol bikin.	invalid_sync_header ji bo statûya girtina Sernavê Syncê ji qeydê (0x60[8]) tê xwendin.	statûya invalid_sync_header divê 0 be.

Rêzkirina Pir-Block Berfireh (EMBA)

Table 2. Berfirekirin Multiblock Alignment Dozên Test

Doza Testê		Berdest		Terîf		Krîterên Derbasbûnê
EMBA.1		Kontrol bikin ka kilîtkirina Multiblockê ya Berfireh tenê piştî destnîşankirina Girtina Sernavê Syncê tê destnîşan kirin.		Nîşaneyên jêrîn bi qeydan têne xwendin:		Nirxa EMB_Locked_1 divê bi 1-ê re bi her rêçikê re wekhev be. EMB_Lock_err divê 0 be.
	Doza Testê		Berdest		Terîf		Krîterên Derbasbûnê
					EMB_Locked_1 ji qeyda rx_status5 (0x94) tê xwendin. EMB_Lock_err ji qeyda rx_err_status (0x60[19]) tê xwendin.
	EMBA.2		Kontrol bikin ka statûya Locka Pir-blok a Berfireh sabît e (piştî kilîtkirina pir-blokê ya dirêjkirî an heya ku tampona elastîk were berdan) digel ku pirblokek nederbasdar tune ye.		invalid_eomb_eoemb ji qeyda rx_err_status (0x60[10:9]) tê xwendin.		invalid_eomb_eoemb divê "00" be.
	EMBA.3		Lihevhatina rêyê kontrol bikin.		Nirxên jêrîn ji qeydan têne xwendin: elastic_buf_over_flow ji qeyda rx_err_status (0x60[20]) tê xwendin. elastic_buf_full ji qeyda rx_status6 (0x98) tê xwendin.		elastic_buf_over_flow divê 0 be. Nirxa elastic_buf_full divê bi 1-ê re bi her rêçikê re wekhev be.

Qatê Veguhastina Wergir (TL)
Ji bo kontrolkirina yekparebûna daneya herikîna daneya bargiraniyê bi navgîniya wergirê (RX) JESD204C Intel FPGA IP û qata veguheztinê, ADC ji bo r tê mîheng kirin.amp/ Nimûneya testê ya PRBS. ADC di heman demê de tête destnîşan kirin ku bi heman veavakirina ku di IP-ya JESD204C Intel FPGA de hatî destnîşan kirin tevbigere. The ramp/ PRBS checker di qumaşê FPGA de r kontrol dikeamp/ Yekitiya daneya PRBS ji bo yek hûrdem. Tomara IP-ya RX JESD204C Intel FPGA rx_err bi domdarî ji bo nirxek sifir ji bo yek hûrdeman tê lêkolîn kirin.
Nîgara jêrîn sazkirina ceribandina têgînî ya ji bo kontrolkirina yekbûna daneyê nîşan dide.

Xiflteya 3. Kontrolkirina yekitiya daneyan bi karanîna Ramp/ PRBS15 Checker

Tablo 3. Dozên Testê Layera Transportê

Doza Testê	Berdest	Terîf	Krîterên Derbasbûnê
TL.1	Nexşeya qata veguhastinê ya kanala daneyê bi karanîna r-ê kontrol bikinamp modela testê.	Data_mode li R tê danînamp_awa. Nîşaneyên jêrîn bi qeydan têne xwendin: crc_err ji rx_err_status (0x60[14]) tê xwendin.  jrx_patchk_data_error ji qeyda tst_err0 tê xwendin.	crc_err divê kêm be ku derbas bibe. jrx_patchk_data_error divê kêm be.
TL.2	Nexşeya qata veguhastinê ya kanala daneyê bi karanîna nimûneya ceribandina PRBS15 kontrol bikin.	Data_mode li prbs_mode hatiye danîn. Nirxên jêrîn ji qeydan têne xwendin: crc_err ji rx_err_status (0x60[14]) tê xwendin. jrx_patchk_data_error ji qeyda tst_err0 tê xwendin.	crc_err divê kêm be ku derbas bibe. jrx_patchk_data_error divê kêm be.

JESD204C Intel FPGA IP û Veavakirinên ADC
Parametreyên JESD204C Intel FPGA IP (L, M, û F) di vê dakêşana hardware de ji hêla cîhaza AD9081 ve bi xwemalî têne piştgirî kirin. Rêjeya daneya transceiver, sampdemjimêra ling, û pîvanên din ên JESD204C bi şert û mercên xebitandina AD908D1 re tevdigerin.
Testkirina danûstendina hardware JESD204C Intel FPGA IP-ya bi veavakirina parametreya jêrîn pêk tîne.

Mîhenga gerdûnî ji bo hemî veavakirinê:

• E = 1
• CF = 0
• CS = 0
• Subclass = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Saeta Rêvebiriya FPGA (MHz) = 100

Encamên Testê
Tabloya jêrîn encamên gengaz û pênaseya wan vedihewîne.

Tablo 4. Results Definition

Netîce	Binavî
NASNAME	Amûra Di bin Testê de (DUT) hate dîtin ku tevgerek lihevhatî nîşan dide.
DERBASIN bi şîroveyan	DUT hate dîtin ku tevgerek lihevhatî nîşan dide. Lêbelê, ravekirinek zêde ya rewşê tê de (mînakample: ji ber sînorên demê, tenê beşek ji ceribandinê hate kirin).

Netîce	Binavî
BISERÎNEÇÛN	DUT hate dîtin ku tevgerek ne-lihevhatî nîşan dide.
Gazî	DUT hate dîtin ku tevgerek ku nayê pêşniyar kirin nîşan dide.
Li şîroveyan binihêrin	Ji çavdêriyan, derbasbûn an têkçûnek derbasdar nehat destnîşankirin. Ravekirinek zêde ya rewşê tê de ye.

Tabloya jêrîn encamên ji bo dozên ceribandinê SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, û TL.2 bi nirxên têkildar ên L, M, F, rêjeya daneyê nîşan dide, sampdemjimêra ling, demjimêra girêdanê, û frekansên SYSREF.

Tablo 5. Encam ji bo Dozên Testê SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, and TL.2

Na.	L	M	F	S	HD	E	N	NP	ADC SampSaeta ling (MHz)	Saeta Amûra FPGA (MHz)	FPGA Saeta Çarçoveyê (MHz)	FPGA Saeta Girêdanê (MHz)	Rêjeya Rêzê (Gbps)	Netîce
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Nasname

Şîroveyên Encama Testê
Di her rewşa ceribandinê de, RX JESD204C Intel FPGA IP bi serfirazî hevrêziya sernavê hevdemkirinê, hevrêziya pir-blokê ya dirêjkirî, û heya qonaxa daneya bikarhêner saz dike.
Pirsgirêka yekbûna daneyê ji hêla R ve nayê dîtinamp û kontrolkerê PRBS ji bo veavakirinên JESD ku hemî rêyên laşî vedigire, di heman demê de kontrolkirina zêdebûnê ya dorhêl (CRC) û xeletiya hevsengiya fermanê jî nayê dîtin.
Di dema hin çerxên hêzê de, dibe ku di veavakirina parametreyan de xeletiya deskeweya rêyê xuya bibe. Ji bo ku hûn ji vê xeletiyê dûr nekevin, divê nirxên LEMC bername bêne bernamekirin an hûn dikarin bi prosedûra şûştina kalibrasyonê vê yekê otomatîk bikin. Ji bo bêtir agahdarî li ser nirxên qanûnî yên LEMC offset, li Rêbernameya Bikarhêner IP-ya F-tile JESD204C binihêrin Mekanîzmaya Tuning RBD.

Information Related
Mekanîzmaya Tuning RBD

Berhevkirinî
Ev rapor erêkirina JESD204C Intel FPGA IP û pêwendiya elektrîkê ya PHY bi cîhaza AD9081/9082 (R2 Silicon) heya 24.75 Gbps ji bo ADC nîşan dide. Veavakirina bêkêmasî û sazkirina hardware tê destnîşan kirin ku pêbaweriyê di navhevkarî û performansa du cîhazan de peyda dike.

Dîroka Guhertoya Belgeyê ji bo AN 927: JESD204C Intel FPGA IP û ADI AD9081 MxFE* ADC Rapora Têkelbûnê ya ji bo Amûrên Intel Agilex F-Tile

Guhertoya Belgeyê	Changes
2022.04.25	Serbestberdana destpêkê.

AN 876: JESD204C Intel® FPGA IP û ADI AD9081 MxFE* ADC Rapora Têkelbûnê ji bo Amûrên F-Tile yên Intel® Agilex®

Belge / Çavkanî

intel JESD204C Intel FPGA IP û ADI AD9081 MxFE ADC Rapora Têkelbûnê [pdf] Rehbera bikaranînê JESD204C Intel FPGA IP û ADI AD9081 MxFE ADC Rapora Têkelbûnê, JESD204C, Intel FPGA IP û ADI AD9081 MxFE ADC Rapora Têkelbûnê

Çavkanî

• Manual Bikarhêner