JESD204C Intel FPGA IP र ADI AD9081 MxFE ADC अन्तरसञ्चालन रिपोर्ट प्रयोगकर्ता गाइड

सामग्री लुकाउनुहोस्

1 JESD204C Intel FPGA IP र ADI AD9081 MxFE ADC अन्तरसञ्चालन रिपोर्ट

2 उत्पादन जानकारी

3 उत्पादन उपयोग निर्देशन

4 JESD204C Intel® FPGA IP र ADI AD9081 MxFE* Intel® Agilex™ F-टाइल यन्त्रहरूका लागि ADC अन्तरक्रियात्मकता रिपोर्ट

4.1 प्रणाली विवरण

5 कागजातहरू / स्रोतहरू

5.1 सन्दर्भहरू

JESD204C Intel FPGA IP र ADI AD9081 MxFE ADC अन्तरसञ्चालन रिपोर्ट

उत्पादन जानकारी

प्रयोगकर्ता पुस्तिकामा उल्लेख गरिएको उत्पादन JESD204C Intel FPGA IP हो। यो एक हार्डवेयर कम्पोनेन्ट हो जुन Intel Agilex I-Series F-Tile Demo Board र ADI AD9081-FMCA-EBZ EVM सँग संयोजनमा प्रयोग गरिन्छ। IP लाई डुप्लेक्स मोडमा इन्स्ट्यान्टियट गरिएको छ तर रिसिभर पथ मात्र प्रयोग गरिन्छ। यसले ३७५ मेगाहर्ज लिङ्क घडी र ३७५ मेगाहर्ज फ्रेम घडी उत्पन्न गर्छ। ADC अन्तरसञ्चालन परीक्षणको लागि हार्डवेयर सेटअप चित्र 375 मा देखाइएको छ। IP लाई JESD375C Intel FPGA IP यन्त्र घडी स्रोत गर्ने घडी जनरेटरद्वारा SYSREF उपलब्ध गराउन आवश्यक छ।

उत्पादन उपयोग निर्देशन

हार्डवेयर सेटअप
JESD204C Intel FPGA IP प्रयोग गर्नको लागि हार्डवेयर सेटअप गर्न, यी चरणहरू पालना गर्नुहोस्:

ADI AD9081-FMCA-EBZ EVM लाई Intel Agilex I-Series F-Tile Demo Board को FMC+ कनेक्टरमा जडान गर्नुहोस्।
JESD204C Intel FPGA IP यन्त्र घडी स्रोत गर्ने घडी जेनेरेटरद्वारा SYSREF सिग्नल उपलब्ध गराइएको छ भनी सुनिश्चित गर्नुहोस्।

प्रणाली विवरण
प्रणाली-स्तर रेखाचित्रले यो डिजाइनमा विभिन्न मोड्युलहरू कसरी जोडिएका छन् भनी देखाउँछ। यसमा Intel Agilex-I F-Tile Demo Board, Intel Agilex F-tile Device, Top-level RTL, प्लेटफर्म डिजाइनर प्रणाली, ढाँचा जेनेरेटर, ढाँचा परीक्षक, F-Tile JESD204C डुप्लेक्स आईपी कोर, र विभिन्न घडी र इन्टरफेसहरू समावेश छन्।

अन्तरक्रियात्मकता पद्धति
रिसीभर डाटा लिङ्क तह
यो परीक्षण क्षेत्र सिंक हेडर पङ्क्तिबद्धता (SHA) र विस्तारित मल्टिब्लक पङ्क्तिबद्धता (EMBA) को लागि परीक्षण केसहरू समेट्छ। JESD204C Intel FPGA IP ले परीक्षणको क्रममा डाटा लिङ्क तहबाट दर्ताहरू पढ्छ, तिनीहरूलाई लगमा लेख्छ। files, र TCL लिपिहरू मार्फत मापदण्ड पास गर्नको लागि तिनीहरूलाई प्रमाणित गर्दछ।

JESD204C Intel® FPGA IP र ADI AD9081 MxFE* Intel® Agilex™ F-टाइल यन्त्रहरूका लागि ADC अन्तरक्रियात्मकता रिपोर्ट

JESD204C Intel® FPGA IP एक उच्च-स्पीड पोइन्ट-टु-पोइन्ट सीरियल इन्टरफेस बौद्धिक सम्पत्ति (IP) हो।
JESD204C Intel FPGA IP धेरै चयन गरिएका JESD204C अनुरूप एनालग-देखि-डिजिटल कन्भर्टर (ADC) उपकरणहरूसँग हार्डवेयर-परीक्षण गरिएको छ।
यो रिपोर्टले एनालग डिभाइस इंक (ADI) बाट AD204 मिश्रित सिग्नल फ्रन्ट एन्ड (MxFE*) मूल्याङ्कन मोड्युल (EVM) सँग JESD9081C Intel FPGA IP को अन्तरसञ्चालनशीलता हाइलाइट गर्दछ। निम्न खण्डहरूले हार्डवेयर चेकआउट विधि र परीक्षण परिणामहरू वर्णन गर्दछ।

सम्बन्धित जानकारी
F-टाइल JESD204C इंटेल FPGA IP प्रयोगकर्ता गाइड

हार्डवेयर र सफ्टवेयर आवश्यकताहरू
अन्तरक्रियात्मकता परीक्षणलाई निम्न हार्डवेयर र सफ्टवेयर उपकरणहरू आवश्यक पर्दछ: हार्डवेयर

Intel Agilex™ I-Series F-टाइल डेमो बोर्ड (AGIB027R29A1E2VR0) 12V पावर एडाप्टरको साथ

एनालग यन्त्रहरू (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
स्काईवर्क Si5345-D मूल्याङ्कन बोर्ड (Si5345-D-EVB)

SMA पुरुष देखि SMP पुरुष
SMP पुरुष देखि SMP केबल

सफ्टवेयर

Intel Quartus® प्राइम प्रो संस्करण सफ्टवेयर संस्करण 21.4

AD9081_API संस्करण 1.1.0 वा नयाँ (Linux अनुप्रयोग, AD9081 EVM कन्फिगरेसनको लागि आवश्यक)

सम्बन्धित जानकारी

AD9081/AD9082 प्रणाली विकास प्रयोगकर्ता गाइड
Skyworks Si5345-D मूल्याङ्कन बोर्ड प्रयोगकर्ता गाइड

हार्डवेयर सेटअप
JESD204C Intel FPGA IP डुप्लेक्स मोडमा इन्स्ट्यान्टियट गरिएको छ तर रिसीभर पथ मात्र प्रयोग गरिन्छ। FCLK_MULP =1, WIDTH_MULP = 8, S = 1 को लागि, कोर PLL ले 375 MHz लिङ्क घडी र 375 MHz फ्रेम घडी उत्पन्न गर्छ।
विकास बोर्डको FMC+ कनेक्टरमा जडान भएको ADI AD9081-FMCA-EBZ EVM सँग एक Intel Agilex I-Series F-Tile Demo Board प्रयोग गरिन्छ। ADC अन्तरसञ्चालन परीक्षणको लागि हार्डवेयर सेटअप हार्डवेयर सेटअप चित्रमा देखाइएको छ।- • AD9081-FMCA-EBZ EVM ले FMC+ कनेक्टर मार्फत Intel Agilex I-Series F-Tile Demo Board बाट पावर प्राप्त गर्छ।

F-टाइल ट्रान्सीभर र JESD204C Intel FPGA IP कोर PLL सन्दर्भ घडीहरू Si5345-D-EVB द्वारा SMA मार्फत SMP केबललाई आपूर्ति गरिन्छ। U0 ले SMP केबलमा जोडिएको CLKIN22 लिइरहेको सुनिश्चित गर्न Agilex-I F-Tile डेमो बोर्डमा MUX_DIP_SW1 लाई उच्चमा सेट गर्नुहोस्।

Si5345-D-EVB ले AD7044 EVM मा उपस्थित HMC9081 प्रोग्रामेबल घडी जेनेरेटरलाई SMP देखि SMP केबल मार्फत सन्दर्भ घडी प्रदान गर्दछ।
JESD204C Intel FPGA IP कोरको लागि व्यवस्थापन घडी सिलिकन ल्याब्स Si5332 प्रोग्रामेबल घडी जेनेरेटरद्वारा आपूर्ति गरिएको छ जुन Intel Agilex I-Series F-tile डेमो बोर्डमा रहेको छ।

HMC7044 प्रोग्रामेबल घडी जनरेटरले AD9081 उपकरण सन्दर्भ घडी प्रदान गर्दछ। AD9081 उपकरणमा रहेको फेज-लक गरिएको लूप (PLL) ले वांछित ADC s उत्पन्न गर्छ।ampयन्त्र सन्दर्भ घडीबाट ling घडी।
Subclass 1 को लागि, HMC7044 घडी जेनेरेटरले AD9081 यन्त्रको लागि र FMC+ कनेक्टर मार्फत JESD204C Intel FPGA IP को लागि SYSREF संकेत उत्पन्न गर्छ।

छैनte: Intel ले JESD204C Intel FPGA IP यन्त्र घडी स्रोत हुने घडी जेनेरेटरद्वारा उपलब्ध गराइने SYSREF सिफारिस गर्छ।

प्रणाली विवरण

निम्न प्रणाली-स्तर रेखाचित्रले यो डिजाइनमा विभिन्न मोड्युलहरू कसरी जोडिएका छन् भनी देखाउँछ।

चित्र १। प्रणाली रेखाचित्र

नोटहरू:

M कन्भर्टरहरूको संख्या हो।
S प्रसारित s को संख्या होampप्रति फ्रेम प्रति कन्भर्टर लेस।
WIDTH_MULP अनुप्रयोग तह र यातायात तह बीचको डेटा चौडाइ गुणक हो।
N प्रति रूपान्तरण बिटहरूको संख्या हो।
CS प्रति रूपान्तरण s नियन्त्रण बिट्स को संख्या होampलेस।

यस सेटअपमा, पूर्वका लागिample L = 8, M = 4, र F = 1, ट्रान्सीभर लेनको डाटा दर 24.75 Gbps हो।
Si5332 OUT1 ले mgmt_clk मा १०० मेगाहर्ट्ज घडी उत्पन्न गर्छ। Si100-D-EVB ले दुई घडी फ्रिक्वेन्सीहरू, 5345 MHz र 375 MHz उत्पन्न गर्छ। 100 MHz लाई J375 SMA पोर्ट मार्फत Intel Agilex I-Series F-tile डेमो बोर्डमा एम्बेडेड मल्टिप्लेक्सरमा आपूर्ति गरिन्छ। इम्बेडेड मल्टिप्लेक्सरको आउटपुट घडीले F-टाइल ट्रान्सीभर सन्दर्भ घडी (refclk_xcvr) र JESD19C Intel FPGA IP कोर PLL सन्दर्भ घडी (refclk_core) चलाउँछ। Si204-D-EVB बाट 100 मेगाहर्ट्ज घडी इनपुटको रूपमा AD5345 EVM मा उपस्थित HMC7044 प्रोग्रामेबल घडी जेनेरेटरसँग जोडिएको छ।
(EXT_HMCREF)।

HCM7044 FMC कनेक्टर मार्फत 11.71875 MHz को आवधिक SYSREF सिग्नल उत्पन्न गर्दछ।
JESD204C Intel FPGA IP डुप्लेक्स मोडमा इन्स्ट्यान्टियट गरिएको छ तर रिसीभर पथ मात्र प्रयोग गरिन्छ।

अन्तरक्रियात्मकता पद्धति
निम्न खण्डले परीक्षण उद्देश्यहरू, प्रक्रियाहरू, र उत्तीर्ण मापदण्डहरू वर्णन गर्दछ। परीक्षणले निम्न क्षेत्रहरूलाई समेट्छ:

प्राप्तकर्ता डेटा लिङ्क तह
रिसीभर यातायात तह

रिसीभर डाटा लिङ्क तह
यो परीक्षण क्षेत्र सिंक हेडर पङ्क्तिबद्धता (SHA) र विस्तारित मल्टिब्लक पङ्क्तिबद्धता (EMBA) को लागि परीक्षण केसहरू समेट्छ।
लिङ्क स्टार्टअपमा, रिसीभर रिसेट गरेपछि, JESD204C Intel FPGA IP ले यन्त्रद्वारा प्रसारित सिङ्क हेडर स्ट्रिम खोज्न थाल्छ। डेटा लिङ्क तहबाट निम्न दर्ताहरू परीक्षणको समयमा पढिन्छन्, लगमा लेखिन्छन् files, र TCL लिपिहरू मार्फत मापदण्ड पास गर्नको लागि प्रमाणित।

सम्बन्धित जानकारी
F-टाइल JESD204C इंटेल FPGA IP प्रयोगकर्ता गाइड

सिंक हेडर पङ्क्तिबद्धता (SHA)
तालिका 1. हेडर पङ्क्तिबद्ध परीक्षण केसहरू सिङ्क गर्नुहोस्

टेस्ट केस	उद्देश्य	विवरण	उत्तीर्ण हुने मापदण्ड
SHA.1	जाँच गर्नुहोस् कि सिंक हेडर लक रिसेट अनुक्रम पूरा भएपछि दाबी गरिएको छ।	निम्न संकेतहरू दर्ताबाट पढिन्छन्: CDR_Lock rx_status3 (0x8C) दर्ताबाट पढिन्छ। SH_Locked rx_status4 (0x90) दर्ताबाट पढिएको छ। jrx_sh_err_status rx_err_status (0x60) दर्ताबाट पढिन्छ।	CDR_Lock र SH_LOCK लेनहरूको संख्यासँग सम्बन्धित उच्च मान्नुपर्छ। jrx_sh_err_status हुनुपर्छ jrx_sh_err_status मा रहेको बिट फिल्डहरूले sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, र cdr_locked_err को लागि जाँच गर्दछ।
SHA.2	सिंक हेडर लक (वा विस्तारित बहु-ब्लक पङ्क्तिबद्ध चरणको समयमा) र स्थिर भएपछि सिंक हेडर लक स्थिति जाँच गर्नुहोस्।	invalid_sync_header रजस्टर (0x60[8]) बाट सिंक हेडर लक स्थितिको लागि पढिएको छ।	invalid_sync_header स्थिति 0 हुनुपर्छ।

विस्तारित मल्टिब्लक पङ्क्तिबद्धता (EMBA)

तालिका २. विस्तारित मल्टिब्लक पङ्क्तिबद्ध परीक्षण केसहरू

टेस्ट केस		उद्देश्य		विवरण		उत्तीर्ण हुने मापदण्ड
EMBA.1		यदि विस्तारित मल्टिब्लक लक सिङ्क हेडर लकको दावी पछि मात्र दाबी गरिएको छ भने जाँच गर्नुहोस्।		निम्न संकेतहरू दर्ताहरू मार्फत पढिन्छन्:		EMB_Locked_1 मान प्रत्येक लेनसँग सम्बन्धित १ बराबर हुनुपर्छ। EMB_Lock_err 1 हुनुपर्छ।

	टेस्ट केस		उद्देश्य		विवरण		उत्तीर्ण हुने मापदण्ड
					EMB_Locked_1 rx_status5 (0x94) दर्ताबाट पढिएको छ। EMB_Lock_err rx_err_status (0x60[19]) दर्ताबाट पढिन्छ।
	EMBA.2		जाँच गर्नुहोस् कि विस्तारित मल्टिब्लक लक स्थिति स्थिर छ (विस्तारित मल्टिब्लक लक पछि वा लोचदार बफर जारी नभएसम्म) कुनै अवैध मल्टिब्लकको साथ।		invalid_eomb_eoemb rx_err_status (0x60[10:9]) दर्ताबाट पढिन्छ।		invalid_eomb_eoemb "00" हुनुपर्छ।
	EMBA.3		लेन पङ्क्तिबद्धता जाँच गर्नुहोस्।		निम्न मानहरू दर्ताबाट पढिन्छन्: elastic_buf_over_flow rx_err_status (0x60[20]) दर्ताबाट पढिन्छ। elastic_buf_full rx_status6 (0x98) दर्ताबाट पढिएको छ।		elastic_buf_over_flow 0 हुनुपर्छ। elastic_buf_full मान प्रत्येक लेनसँग सम्बन्धित १ बराबर हुनुपर्छ।

रिसीभर यातायात तह (TL)
रिसीभर (RX) JESD204C Intel FPGA IP र यातायात तह मार्फत पेलोड डेटा स्ट्रिमको डेटा अखण्डता जाँच गर्न, ADC लाई r मा कन्फिगर गरिएको छ।amp/PRBS परीक्षण ढाँचा। ADC लाई JESD204C Intel FPGA IP मा सेट गरिएको समान कन्फिगरेसनसँग काम गर्न पनि सेट गरिएको छ। आरamp/ FPGA कपडामा PRBS परीक्षकले r जाँच गर्दछamp/ PRBS डाटा अखण्डता एक मिनेटको लागि। RX JESD204C Intel FPGA IP दर्ता rx_err एक मिनेटको लागि शून्य मानको लागि लगातार पोल गरिन्छ।
तलको चित्रले डाटा अखण्डता जाँचको लागि वैचारिक परीक्षण सेटअप देखाउँछ।

चित्र 3. R को प्रयोग गरेर डाटा अखण्डता जाँचamp/PRBS15 परीक्षक

तालिका ३. यातायात तह परीक्षण केसहरू

टेस्ट केस

उद्देश्य

विवरण

उत्तीर्ण हुने मापदण्ड

TL.1

r प्रयोग गरेर डाटा च्यानलको यातायात तह म्यापिङ जाँच गर्नुहोस्amp परीक्षण ढाँचा।

डेटा_मोड R मा सेट गरिएको छamp_मोड।

निम्न संकेतहरू दर्ताहरू मार्फत पढिन्छन्:

crc_err लाई rx_err_status (0x60[14]) बाट पढिन्छ।
jrx_patchk_data_error tst_err0 दर्ताबाट पढिएको छ।

crc_err पास गर्न कम हुनुपर्छ।
jrx_patchk_data_error कम हुनुपर्छ।

TL.2

PRBS15 परीक्षण ढाँचा प्रयोग गरेर डाटा च्यानलको यातायात तह म्यापिङ जाँच गर्नुहोस्।

डेटा_मोड prbs_mode मा सेट गरिएको छ।

निम्न मानहरू दर्ताबाट पढिन्छन्:

crc_err लाई rx_err_status (0x60[14]) बाट पढिन्छ।
jrx_patchk_data_error tst_err0 दर्ताबाट पढिएको छ।

crc_err पास गर्न कम हुनुपर्छ।
jrx_patchk_data_error कम हुनुपर्छ।

JESD204C Intel FPGA IP र ADC कन्फिगरेसनहरू
JESD204C Intel FPGA IP प्यारामिटरहरू (L, M, र F) यस हार्डवेयर चेकआउटमा AD9081 उपकरणद्वारा मूल रूपमा समर्थित छन्। ट्रान्सीभर डाटा दर, एसampling घडी, र अन्य JESD204C प्यारामिटरहरू AD908D1 सञ्चालन सर्तहरू अनुरूप छन्।
हार्डवेयर चेकआउट परीक्षणले JESD204C Intel FPGA IP लाई निम्न प्यारामिटर कन्फिगरेसनसँग लागू गर्दछ।

सबै कन्फिगरेसनका लागि ग्लोबल सेटिङ:

E = 1

CF = ०
सीएस = ०
उपवर्ग = १

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA व्यवस्थापन घडी (MHz) = 100

परीक्षण परिणामहरू
निम्न तालिकाले सम्भावित परिणामहरू र तिनीहरूको परिभाषा समावेश गर्दछ।

तालिका 4. परिणाम परिभाषा

नतिजा	परिभाषा
पास	उपकरण अन्डर टेस्ट (DUT) अनुरूप व्यवहार प्रदर्शन गर्न अवलोकन गरिएको थियो।
टिप्पणी संग PASS	DUT अनुरूप व्यवहार प्रदर्शन गर्न अवलोकन गरिएको थियो। यद्यपि, स्थितिको थप व्याख्या समावेश गरिएको छ (उदाहरणका लागिample: समय सीमाहरूको कारण, परीक्षणको एक भाग मात्र प्रदर्शन गरिएको थियो)।

नतिजा	परिभाषा
असफल	DUT लाई गैर-अनुरूप व्यवहार प्रदर्शन गर्न अवलोकन गरिएको थियो।
चेतावनी	DUT लाई सिफारिस गरिएको छैन व्यवहार प्रदर्शन गर्न अवलोकन गरिएको थियो।
टिप्पणीहरू सन्दर्भ गर्नुहोस्	अवलोकनबाट, मान्य पास वा फेल निर्धारण गर्न सकिएन। स्थिति को एक अतिरिक्त व्याख्या समावेश छ।

निम्न तालिकाले SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, र TL.2 L, M, F, डेटा दर, s को सम्बन्धित मानहरूसँग परीक्षण केसहरूको नतिजा देखाउँछ।ampलिंग घडी, लिङ्क घडी, र SYSREF फ्रिक्वेन्सीहरू।

तालिका 5. परीक्षण केसहरू SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, र TL.2 को परिणाम

छैन।	L	M	F	S	HD	E	N	NP	ADC Sampलिंग घडी (MHz)	FPGA यन्त्र घडी (MHz)	FPGA फ्रेम घडी (MHz)	FPGA लिङ्क घडी (MHz)	लेन दर (Gbps)	नतिजा
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	पास

परीक्षण परिणाम टिप्पणीहरू
प्रत्येक परीक्षण अवस्थामा, RX JESD204C Intel FPGA IP ले सफलतापूर्वक सिंक हेडर पङ्क्तिबद्धता, विस्तारित मल्टिब्लक पङ्क्तिबद्धता, र प्रयोगकर्ता डेटा चरण सम्म स्थापना गर्दछ।
आर द्वारा कुनै डाटा अखण्डता मुद्दा अवलोकन गरिएको छैनamp र JESD कन्फिगरेसनका लागि PRBS परीक्षकले सबै भौतिक लेनहरू समेट्छ, साथै कुनै चक्रीय रिडन्डन्सी जाँच (CRC) र कमाण्ड समानता त्रुटि देखाइएको छैन।
केही पावर चक्रहरूमा, लेन डेस्क्यू त्रुटि प्यारामिटर कन्फिगरेसनहरूसँग देखा पर्न सक्छ। यो त्रुटिबाट बच्न, LEMC अफसेट मानहरू प्रोग्राम गरिएको हुनुपर्छ वा तपाईंले यसलाई क्यालिब्रेसन स्वीप प्रक्रियासँग स्वचालित गर्न सक्नुहुन्छ। LEMC अफसेटको कानुनी मानहरूको बारेमा थप जानकारीको लागि, F-tile JESD204C IP प्रयोगकर्ता गाइडमा RBD ट्युनिङ मेकानिज्म हेर्नुहोस्।

सम्बन्धित जानकारी
RBD ट्युनिङ मेकानिज्म

सारांश
यो रिपोर्टले JESD204C Intel FPGA IP र PHY विद्युतीय इन्टरफेस AD9081/9082 (R2 सिलिकन) यन्त्रसँग ADC को लागि 24.75 Gbps सम्मको प्रमाणीकरण देखाउँछ। पूर्ण कन्फिगरेसन र हार्डवेयर सेटअप दुई उपकरणहरूको अन्तरसञ्चालन र प्रदर्शनमा विश्वास प्रदान गर्न देखाइएको छ।

AN 927 को लागि कागजात संशोधन इतिहास: JESD204C Intel FPGA IP र ADI AD9081 MxFE* Intel Agilex F-Tile उपकरणहरूको लागि ADC अन्तरसञ्चालन रिपोर्ट

कागजात संस्करण	परिवर्तनहरू
2022.04.25	प्रारम्भिक रिलीज।

AN 876: JESD204C Intel® FPGA IP र ADI AD9081 MxFE* Intel® Agilex® F-Tile उपकरणहरूको लागि ADC अन्तरसञ्चालन रिपोर्ट

कागजातहरू / स्रोतहरू

intel JESD204C Intel FPGA IP र ADI AD9081 MxFE ADC अन्तरसञ्चालन रिपोर्ट [pdf] प्रयोगकर्ता गाइड
JESD204C Intel FPGA IP र ADI AD9081 MxFE ADC इन्टरअपरेबिलिटी रिपोर्ट, JESD204C, Intel FPGA IP र ADI AD9081 MxFE ADC इन्टरअपरेबिलिटी रिपोर्ट

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका