కంటెంట్‌లు దాచు
1 JESD204C ఇంటెల్ FPGA IP మరియు ADI AD9081 MxFE ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్
2 ఉత్పత్తి సమాచారం
3 ఉత్పత్తి వినియోగ సూచనలు
4 Intel® Agilex™ F-టైల్ పరికరాల కోసం JESD204C Intel® FPGA IP మరియు ADI AD9081 MxFE* ADC ఇంటర్‌పెరాబిలిటీ రిపోర్ట్
4.1 సిస్టమ్ వివరణ
5 పత్రాలు / వనరులు
5.1 సూచనలు

INTEL-LOGO

JESD204C ఇంటెల్ FPGA IP మరియు ADI AD9081 MxFE ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్

JESD204C-Intel-FPGA-IP-మరియు-ADI-AD9081-MxF- ADC-ఇంటరాపెరబిలిటీ-రిపోర్ట్-PRODUCT-IMAGE

ఉత్పత్తి సమాచారం

వినియోగదారు మాన్యువల్‌లో సూచించబడిన ఉత్పత్తి JESD204C Intel FPGA IP. ఇది ఇంటెల్ అజిలెక్స్ I-సిరీస్ F-టైల్ డెమో బోర్డ్ మరియు ADI AD9081-FMCA-EBZ EVMతో కలిపి ఉపయోగించే హార్డ్‌వేర్ భాగం. IP డ్యూప్లెక్స్ మోడ్‌లో ఇన్‌స్టాంటియేట్ చేయబడింది కానీ రిసీవర్ పాత్ మాత్రమే ఉపయోగించబడుతుంది. ఇది 375 MHz లింక్ క్లాక్ మరియు 375 MHz ఫ్రేమ్ క్లాక్‌ను ఉత్పత్తి చేస్తుంది. ADC ఇంటర్‌పెరాబిలిటీ పరీక్ష కోసం హార్డ్‌వేర్ సెటప్ మూర్తి 1లో చూపబడింది. JESD204C Intel FPGA IP పరికర గడియారాన్ని మూలాధారం చేసే క్లాక్ జనరేటర్ ద్వారా IPకి SYSREF అందించడం అవసరం.

ఉత్పత్తి వినియోగ సూచనలు

హార్డ్వేర్ సెటప్
JESD204C Intel FPGA IPని ఉపయోగించడం కోసం హార్డ్‌వేర్‌ను సెటప్ చేయడానికి, ఈ దశలను అనుసరించండి:

  1. ADI AD9081-FMCA-EBZ EVMని Intel Agilex I-Series F-Tile డెమో బోర్డ్ యొక్క FMC+ కనెక్టర్‌కి కనెక్ట్ చేయండి.
  2. JESD204C Intel FPGA IP పరికర గడియారాన్ని సోర్స్ చేసే క్లాక్ జనరేటర్ ద్వారా SYSREF సిగ్నల్ అందించబడిందని నిర్ధారించుకోండి.

సిస్టమ్ వివరణ
సిస్టమ్-స్థాయి రేఖాచిత్రం ఈ డిజైన్‌లో వివిధ మాడ్యూల్స్ ఎలా కనెక్ట్ చేయబడిందో చూపిస్తుంది. ఇందులో ఇంటెల్ అజిలెక్స్-ఐ ఎఫ్-టైల్ డెమో బోర్డ్, ఇంటెల్ ఎజిలెక్స్ ఎఫ్-టైల్ డివైస్, టాప్-లెవల్ RTL, ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్, ప్యాటర్న్ జనరేటర్, ప్యాటర్న్ చెకర్, F-టైల్ JESD204C డ్యూప్లెక్స్ IP కోర్ మరియు వివిధ గడియారాలు మరియు ఇంటర్‌ఫేస్‌లు ఉన్నాయి.

ఇంటర్‌ఆపరబిలిటీ మెథడాలజీ
రిసీవర్ డేటా లింక్ లేయర్
ఈ పరీక్ష ప్రాంతం సింక్ హెడర్ అలైన్‌మెంట్ (SHA) మరియు ఎక్స్‌టెండెడ్ మల్టీబ్లాక్ అలైన్‌మెంట్ (EMBA) కోసం పరీక్ష కేసులను కవర్ చేస్తుంది. JESD204C Intel FPGA IP పరీక్ష సమయంలో డేటా లింక్ లేయర్ నుండి రిజిస్టర్‌లను చదివి, వాటిని లాగ్‌లోకి వ్రాస్తుంది fileలు, మరియు TCL స్క్రిప్ట్‌ల ద్వారా ఉత్తీర్ణత ప్రమాణాలకు వాటిని ధృవీకరిస్తుంది.

Intel® Agilex™ F-టైల్ పరికరాల కోసం JESD204C Intel® FPGA IP మరియు ADI AD9081 MxFE* ADC ఇంటర్‌పెరాబిలిటీ రిపోర్ట్

JESD204C Intel® FPGA IP అనేది హై-స్పీడ్ పాయింట్-టు-పాయింట్ సీరియల్ ఇంటర్‌ఫేస్ మేధో సంపత్తి (IP).
JESD204C Intel FPGA IP అనేక ఎంచుకున్న JESD204C కంప్లైంట్ అనలాగ్-టు-డిజిటల్ కన్వర్టర్ (ADC) పరికరాలతో హార్డ్‌వేర్-పరీక్షించబడింది.
అనలాగ్ డివైసెస్ ఇంక్. (ADI) నుండి AD204 మిక్స్‌డ్ సిగ్నల్ ఫ్రంట్ ఎండ్ (MxFE*) మూల్యాంకన మాడ్యూల్ (EVM)తో JESD9081C ఇంటెల్ FPGA IP యొక్క ఇంటర్‌ఆపరేబిలిటీని ఈ నివేదిక హైలైట్ చేస్తుంది. కింది విభాగాలు హార్డ్‌వేర్ చెక్అవుట్ మెథడాలజీ మరియు పరీక్ష ఫలితాలను వివరిస్తాయి.

సంబంధిత సమాచారం
F-టైల్ JESD204C Intel FPGA IP యూజర్ గైడ్

హార్డ్‌వేర్ మరియు సాఫ్ట్‌వేర్ అవసరాలు
ఇంటర్‌ఆపెరాబిలిటీ పరీక్షకు కింది హార్డ్‌వేర్ మరియు సాఫ్ట్‌వేర్ సాధనాలు అవసరం: హార్డ్‌వేర్

  • 027V పవర్ అడాప్టర్‌తో Intel Agilex™ I-సిరీస్ F-టైల్ డెమో బోర్డ్ (AGIB29R1A2E0VR12)
  • అనలాగ్ పరికరాలు (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • స్కైవర్క్ Si5345-D మూల్యాంకన బోర్డు (Si5345-D-EVB)
  • SMA పురుషుడు నుండి SMP పురుషుడు
  • SMP మగ నుండి SMP కేబుల్

సాఫ్ట్‌వేర్

  • Intel Quartus® Prime Pro Edition సాఫ్ట్‌వేర్ వెర్షన్ 21.4
  • AD9081_API వెర్షన్ 1.1.0 లేదా కొత్తది (Linux అప్లికేషన్, AD9081 EVM కాన్ఫిగరేషన్ కోసం అవసరం)

సంబంధిత సమాచారం

  • AD9081/AD9082 సిస్టమ్ డెవలప్‌మెంట్ యూజర్ గైడ్
  • Skyworks Si5345-D మూల్యాంకన బోర్డు వినియోగదారు గైడ్

హార్డ్వేర్ సెటప్
JESD204C Intel FPGA IP డ్యూప్లెక్స్ మోడ్‌లో ఇన్‌స్టాంటియేట్ చేయబడింది కానీ రిసీవర్ పాత్ మాత్రమే ఉపయోగించబడుతుంది. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 కోసం, కోర్ PLL 375 MHz లింక్ క్లాక్ మరియు 375 MHz ఫ్రేమ్ క్లాక్‌ను ఉత్పత్తి చేస్తుంది.
డెవలప్‌మెంట్ బోర్డ్ యొక్క FMC+ కనెక్టర్‌కు కనెక్ట్ చేయబడిన ADI AD9081-FMCA-EBZ EVMతో Intel Agilex I-Series F-టైల్ డెమో బోర్డ్ ఉపయోగించబడుతుంది. ADC ఇంటర్‌పెరాబిలిటీ పరీక్ష కోసం హార్డ్‌వేర్ సెటప్ హార్డ్‌వేర్ సెటప్ చిత్రంలో చూపబడింది.- • AD9081-FMCA-EBZ EVM FMC+ కనెక్టర్ ద్వారా Intel Agilex I-Series F-Tile Demo Board నుండి శక్తిని పొందుతుంది.

  • F-టైల్ ట్రాన్స్‌సీవర్ మరియు JESD204C ఇంటెల్ FPGA IP కోర్ PLL రిఫరెన్స్ గడియారాలు Si5345-D-EVB ద్వారా SMA ద్వారా SMP కేబుల్‌కు సరఫరా చేయబడతాయి. SMP కేబుల్‌కి కనెక్ట్ చేయబడిన CLKIN0ని U22 తీసుకుంటోందని నిర్ధారించుకోవడానికి Agilex-I F-టైల్ డెమో బోర్డ్‌లో MUX_DIP_SW1ని హైకి సెట్ చేయండి.
  • Si5345-D-EVB AD7044 EVMలో SMP నుండి SMP కేబుల్ వరకు ఉన్న HMC9081 ప్రోగ్రామబుల్ క్లాక్ జనరేటర్‌కు సూచన గడియారాన్ని అందిస్తుంది.
  • JESD204C Intel FPGA IP కోర్ నిర్వహణ గడియారం Intel Agilex I-Series F-టైల్ డెమో బోర్డ్‌లో ఉన్న Silicon Labs Si5332 ప్రోగ్రామబుల్ క్లాక్ జెనరేటర్ ద్వారా సరఫరా చేయబడింది.
  • HMC7044 ప్రోగ్రామబుల్ క్లాక్ జనరేటర్ AD9081 పరికర సూచన గడియారాన్ని అందిస్తుంది. AD9081 పరికరంలో ఉన్న ఫేజ్-లాక్డ్ లూప్ (PLL) కావలసిన ADC లను ఉత్పత్తి చేస్తుందిampపరికర సూచన గడియారం నుండి లింగ్ గడియారం.
  • సబ్‌క్లాస్ 1 కోసం, HMC7044 క్లాక్ జనరేటర్ AD9081 పరికరం కోసం మరియు JESD204C ఇంటెల్ FPGA IP కోసం FMC+ కనెక్టర్ ద్వారా SYSREF సిగ్నల్‌ను ఉత్పత్తి చేస్తుంది.

నంtఇ: JESD204C Intel FPGA IP పరికర గడియారాన్ని మూలాధారం చేసే క్లాక్ జనరేటర్ ద్వారా SYSREF అందించాలని Intel సిఫార్సు చేస్తుంది.

JESD204C-Intel-FPGA-IP-మరియు-ADI-AD9081-MxF- ADC-ఇంటరాపెరబిలిటీ-రిపోర్ట్-01

సిస్టమ్ వివరణ

కింది సిస్టమ్-స్థాయి రేఖాచిత్రం ఈ డిజైన్‌లో వివిధ మాడ్యూల్స్ ఎలా కనెక్ట్ చేయబడిందో చూపిస్తుంది.

చిత్రం 2. సిస్టమ్ రేఖాచిత్రం JESD204C-Intel-FPGA-IP-మరియు-ADI-AD9081-MxF- ADC-ఇంటరాపెరబిలిటీ-రిపోర్ట్-02

గమనికలు:

  1. M అనేది కన్వర్టర్ల సంఖ్య.
  2. S అనేది ప్రసారం చేయబడిన s సంఖ్యampఫ్రేమ్‌కి కన్వర్టర్‌కి లెస్.
  3. WIDTH_MULP అనేది అప్లికేషన్ లేయర్ మరియు ట్రాన్స్‌పోర్ట్ లేయర్ మధ్య డేటా వెడల్పు గుణకం.
  4. N అనేది ప్రతి కన్వర్టర్‌కు మార్పిడి బిట్‌ల సంఖ్య.
  5. CS అనేది ప్రతి మార్పిడికి నియంత్రణ బిట్‌ల సంఖ్యampలెస్.

ఈ సెటప్‌లో, ఉదాహరణకుample L = 8, M = 4, మరియు F = 1, ట్రాన్స్‌సీవర్ లేన్‌ల డేటా రేటు 24.75 Gbps.
Si5332 OUT1 100 MHz గడియారాన్ని mgmt_clkకి ఉత్పత్తి చేస్తుంది. Si5345-D-EVB రెండు క్లాక్ ఫ్రీక్వెన్సీలను ఉత్పత్తి చేస్తుంది, 375 MHz మరియు 100 MHz. 375 MHz J19 SMA పోర్ట్ ద్వారా Intel Agilex I-Series F-టైల్ డెమో బోర్డ్‌లోని ఎంబెడెడ్ మల్టీప్లెక్సర్‌కు సరఫరా చేయబడుతుంది. ఎంబెడెడ్ మల్టీప్లెక్సర్ యొక్క అవుట్‌పుట్ క్లాక్ F-టైల్ ట్రాన్స్‌సీవర్ రిఫరెన్స్ క్లాక్ (refclk_xcvr) మరియు JESD204C Intel FPGA IP కోర్ PLL రిఫరెన్స్ క్లాక్ (refclk_core)ని డ్రైవ్ చేస్తుంది. Si100-D-EVB నుండి 5345 MHz క్లాక్ ఇన్‌పుట్‌గా AD7044 EVMలో ఉన్న HMC9081 ప్రోగ్రామబుల్ క్లాక్ జనరేటర్‌కి కనెక్ట్ చేయబడింది
(EXT_HMCREF).

HCM7044 FMC కనెక్టర్ ద్వారా 11.71875 MHz యొక్క ఆవర్తన SYSREF సిగ్నల్‌ను ఉత్పత్తి చేస్తుంది.
JESD204C Intel FPGA IP డ్యూప్లెక్స్ మోడ్‌లో ఇన్‌స్టాంటియేట్ చేయబడింది కానీ రిసీవర్ పాత్ మాత్రమే ఉపయోగించబడుతుంది.

ఇంటర్‌ఆపరబిలిటీ మెథడాలజీ
కింది విభాగం పరీక్ష లక్ష్యాలు, విధానం మరియు ఉత్తీర్ణత ప్రమాణాలను వివరిస్తుంది. పరీక్ష క్రింది ప్రాంతాలను కవర్ చేస్తుంది:

  • రిసీవర్ డేటా లింక్ లేయర్
  • రిసీవర్ రవాణా పొర

రిసీవర్ డేటా లింక్ లేయర్
ఈ పరీక్ష ప్రాంతం సింక్ హెడర్ అలైన్‌మెంట్ (SHA) మరియు ఎక్స్‌టెండెడ్ మల్టీబ్లాక్ అలైన్‌మెంట్ (EMBA) కోసం పరీక్ష కేసులను కవర్ చేస్తుంది.
లింక్ స్టార్టప్‌లో, రిసీవర్ రీసెట్ చేసిన తర్వాత, JESD204C Intel FPGA IP పరికరం ద్వారా ప్రసారం చేయబడిన సింక్ హెడర్ స్ట్రీమ్ కోసం వెతకడం ప్రారంభిస్తుంది. డేటా లింక్ లేయర్ నుండి క్రింది రిజిస్టర్‌లు పరీక్ష సమయంలో చదవబడతాయి, లాగ్‌లో వ్రాయబడతాయి fileలు, మరియు TCL స్క్రిప్ట్‌ల ద్వారా ఉత్తీర్ణత ప్రమాణం కోసం ధృవీకరించబడింది.

సంబంధిత సమాచారం
F-టైల్ JESD204C Intel FPGA IP యూజర్ గైడ్

సింక్ హెడర్ అలైన్‌మెంట్ (SHA)
టేబుల్ 1. సింక్ హెడర్ అలైన్‌మెంట్ టెస్ట్ కేసులు

పరీక్ష కేసు లక్ష్యం వివరణ ఉత్తీర్ణత ప్రమాణాలు
SHA.1 రీసెట్ సీక్వెన్స్ పూర్తయిన తర్వాత సింక్ హెడర్ లాక్ నొక్కి చెప్పబడిందో లేదో తనిఖీ చేయండి. కింది సంకేతాలు రిజిస్టర్ల నుండి చదవబడతాయి:
  • CDR_Lock rx_status3 (0x8C) రిజిస్టర్ నుండి చదవబడుతుంది.
  • SH_Locked rx_status4 (0x90) రిజిస్టర్ నుండి చదవబడింది.
  • jrx_sh_err_status rx_err_status (0x60) రిజిస్టర్ నుండి చదవబడుతుంది.
  • CDR_Lock మరియు SH_LOCK లేన్‌ల సంఖ్యకు అనుగుణంగా అధిక స్థాయికి నిర్ధారించబడాలి.
  • jrx_sh_err_status ఉండాలి
  •  jrx_sh_err_statusలోని బిట్ ఫీల్డ్‌లు sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err మరియు cdr_locked_err కోసం తనిఖీ చేస్తుంది.
SHA.2 సింక్ హెడర్ లాక్ సాధించిన తర్వాత (లేదా విస్తరించిన బహుళ-బ్లాక్ అలైన్‌మెంట్ దశలో) మరియు స్థిరంగా ఉన్న తర్వాత సింక్ హెడర్ లాక్ స్థితిని తనిఖీ చేయండి. invalid_sync_header రిజిస్టర్ (0x60[8]) నుండి సింక్ హెడర్ లాక్ స్థితి కోసం చదవబడుతుంది. invalid_sync_header స్థితి 0 అయి ఉండాలి.

విస్తరించిన మల్టీబ్లాక్ అలైన్‌మెంట్ (EMBA)

టేబుల్ 2. విస్తరించిన మల్టీబ్లాక్ అలైన్‌మెంట్ టెస్ట్ కేసులు

పరీక్ష కేసు లక్ష్యం వివరణ ఉత్తీర్ణత ప్రమాణాలు  
EMBA.1 సమకాలీకరణ హెడర్ లాక్ యొక్క నిర్ధారణ తర్వాత మాత్రమే విస్తరించిన మల్టీబ్లాక్ లాక్ నొక్కి చెప్పబడిందో లేదో తనిఖీ చేయండి. కింది సంకేతాలు రిజిస్టర్ల ద్వారా చదవబడతాయి:
  • EMB_Locked_1 విలువ ప్రతి లేన్‌కు సంబంధించిన 1కి సమానంగా ఉండాలి. EMB_Lock_err 0 అయి ఉండాలి.
  
 
  పరీక్ష కేసు లక్ష్యం వివరణ ఉత్తీర్ణత ప్రమాణాలు
     
  • EMB_Locked_1 rx_status5 (0x94) రిజిస్టర్ నుండి చదవబడుతుంది.
  • EMB_Lock_err rx_err_status (0x60[19]) రిజిస్టర్ నుండి చదవబడుతుంది.
  
  EMBA.2 చెల్లని మల్టీబ్లాక్‌తో పాటు పొడిగించిన మల్టీబ్లాక్ లాక్ స్థితి స్థిరంగా ఉందో లేదో తనిఖీ చేయండి (పొడిగించిన మల్టీబ్లాక్ లాక్ తర్వాత లేదా సాగే బఫర్ విడుదలయ్యే వరకు). invalid_eomb_eoemb rx_err_status (0x60[10:9]) రిజిస్టర్ నుండి చదవబడుతుంది. invalid_eomb_eoemb "00" అయి ఉండాలి.
  EMBA.3 లేన్ అమరికను తనిఖీ చేయండి. కింది విలువలు రిజిస్టర్ల నుండి చదవబడతాయి:
  • elastic_buf_over_flow rx_err_status (0x60[20]) రిజిస్టర్ నుండి చదవబడుతుంది.
  • elastic_buf_full rx_status6 (0x98) రిజిస్టర్ నుండి చదవబడుతుంది.
  • సాగే_బఫ్_ఓవర్_ఫ్లో 0 ఉండాలి.
  • elastic_buf_full విలువ ప్రతి లేన్‌కు సంబంధించిన 1కి సమానంగా ఉండాలి.

రిసీవర్ ట్రాన్స్‌పోర్ట్ లేయర్ (TL)
రిసీవర్ (RX) JESD204C Intel FPGA IP మరియు రవాణా లేయర్ ద్వారా పేలోడ్ డేటా స్ట్రీమ్ యొక్క డేటా సమగ్రతను తనిఖీ చేయడానికి, ADC rకి కాన్ఫిగర్ చేయబడిందిamp/PRBS పరీక్ష నమూనా. ADC కూడా JESD204C Intel FPGA IPలో సెట్ చేయబడిన అదే కాన్ఫిగరేషన్‌తో పనిచేయడానికి సెట్ చేయబడింది. ఆర్amp/FPGA ఫాబ్రిక్‌లోని PRBS చెకర్ rని తనిఖీ చేస్తుందిampఒక నిమిషం పాటు PRBS డేటా సమగ్రత. RX JESD204C Intel FPGA IP రిజిస్టర్ rx_err ఒక నిమిషం పాటు సున్నా విలువ కోసం నిరంతరం పోల్ చేయబడుతుంది.
దిగువ బొమ్మ డేటా సమగ్రతను తనిఖీ చేయడానికి సంభావిత పరీక్ష సెటప్‌ను చూపుతుంది.

మూర్తి 3. R ఉపయోగించి డేటా సమగ్రతను తనిఖీ చేయండిamp/PRBS15 చెకర్

JESD204C-Intel-FPGA-IP-మరియు-ADI-AD9081-MxF- ADC-ఇంటరాపెరబిలిటీ-రిపోర్ట్-03

టేబుల్ 3. ట్రాన్స్‌పోర్ట్ లేయర్ టెస్ట్ కేసులు

పరీక్ష కేసు లక్ష్యం వివరణ ఉత్తీర్ణత ప్రమాణాలు
TL.1 r ఉపయోగించి డేటా ఛానెల్ యొక్క రవాణా లేయర్ మ్యాపింగ్‌ను తనిఖీ చేయండిamp పరీక్ష నమూనా. డేటా_మోడ్ Rకి సెట్ చేయబడిందిamp_మోడ్.

కింది సంకేతాలు రిజిస్టర్ల ద్వారా చదవబడతాయి:

  • crc_err rx_err_status (0x60[14]) నుండి చదవబడింది.
  •  jrx_patchk_data_error tst_err0 రిజిస్టర్ నుండి చదవబడుతుంది.
  • crc_err ఉత్తీర్ణత సాధించడానికి తక్కువగా ఉండాలి.
  • jrx_patchk_data_error తక్కువగా ఉండాలి.
TL.2 PRBS15 పరీక్ష నమూనాను ఉపయోగించి డేటా ఛానెల్ యొక్క రవాణా లేయర్ మ్యాపింగ్‌ను తనిఖీ చేయండి. డేటా_మోడ్ prbs_modeకి సెట్ చేయబడింది.

కింది విలువలు రిజిస్టర్ల నుండి చదవబడతాయి:

  • crc_err rx_err_status (0x60[14]) నుండి చదవబడింది.
  • jrx_patchk_data_error tst_err0 రిజిస్టర్ నుండి చదవబడుతుంది.
  • crc_err ఉత్తీర్ణత సాధించడానికి తక్కువగా ఉండాలి.
  • jrx_patchk_data_error తక్కువగా ఉండాలి.

JESD204C Intel FPGA IP మరియు ADC కాన్ఫిగరేషన్‌లు
ఈ హార్డ్‌వేర్ చెక్‌అవుట్‌లోని JESD204C Intel FPGA IP పారామితులు (L, M, మరియు F) AD9081 పరికరం ద్వారా స్థానికంగా మద్దతునిస్తుంది. ట్రాన్స్‌సీవర్ డేటా రేటు, sampలింగ్ క్లాక్, మరియు ఇతర JESD204C పారామితులు AD908D1 ఆపరేటింగ్ షరతులకు అనుగుణంగా ఉంటాయి.
హార్డ్‌వేర్ చెక్అవుట్ పరీక్ష JESD204C Intel FPGA IPని కింది పారామీటర్ కాన్ఫిగరేషన్‌తో అమలు చేస్తుంది.

అన్ని కాన్ఫిగరేషన్ కోసం గ్లోబల్ సెట్టింగ్:

  • E = 1
  • CF = 0
  • CS = 0
  • ఉపవర్గం = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • FPGA మేనేజ్‌మెంట్ క్లాక్ (MHz) = 100

పరీక్ష ఫలితాలు
కింది పట్టికలో సాధ్యమయ్యే ఫలితాలు మరియు వాటి నిర్వచనం ఉన్నాయి.

టేబుల్ 4. ఫలితాల నిర్వచనం

ఫలితం నిర్వచనం
పాస్ పరీక్షలో ఉన్న పరికరం (DUT) అనుగుణమైన ప్రవర్తనను ప్రదర్శించడానికి గమనించబడింది.
వ్యాఖ్యలతో పాస్ చేయండి అనుగుణమైన ప్రవర్తనను ప్రదర్శించడానికి DUT గమనించబడింది. అయితే, పరిస్థితి యొక్క అదనపు వివరణ చేర్చబడింది (ఉదాample: సమయ పరిమితుల కారణంగా, పరీక్షలో కొంత భాగం మాత్రమే నిర్వహించబడింది).
ఫలితం నిర్వచనం
ఫెయిల్ DUT నాన్-కాన్ఫార్మెంట్ ప్రవర్తనను ప్రదర్శించడానికి గమనించబడింది.
హెచ్చరిక సిఫార్సు చేయని ప్రవర్తనను ప్రదర్శించడానికి DUT గమనించబడింది.
వ్యాఖ్యలను చూడండి పరిశీలనల నుండి, చెల్లుబాటు అయ్యే పాస్ లేదా ఫెయిల్ నిర్ణయించబడలేదు. పరిస్థితి యొక్క అదనపు వివరణ చేర్చబడింది.

క్రింది పట్టిక L, M, F, డేటా రేటు, సంబంధిత విలువలతో SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 మరియు TL.2 పరీక్ష కేసుల ఫలితాలను చూపుతుంది. లుampలింగ్ క్లాక్, లింక్ క్లాక్ మరియు SYSREF ఫ్రీక్వెన్సీలు.

టేబుల్ 5. పరీక్ష కేసుల ఫలితాలు SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 మరియు TL.2

నం. L M F S HD E N NP ADC

Sampలింగ్ క్లాక్ (MHz)

 FPGA పరికర గడియారం (MHz) FPGA

ఫ్రేమ్ గడియారం (MHz)

 FPGA

లింక్ క్లాక్ (MHz)

 లేన్ రేట్ (Gbps) ఫలితం
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 పాస్

పరీక్ష ఫలితాల వ్యాఖ్యలు
ప్రతి పరీక్ష సందర్భంలో, RX JESD204C Intel FPGA IP సమకాలీకరణ హెడర్ అమరిక, పొడిగించిన మల్టీబ్లాక్ అమరిక మరియు వినియోగదారు డేటా దశ వరకు విజయవంతంగా ఏర్పాటు చేస్తుంది.
R ద్వారా డేటా సమగ్రత సమస్య ఏదీ గమనించబడలేదుamp మరియు అన్ని భౌతిక లేన్‌లను కవర్ చేసే JESD కాన్ఫిగరేషన్‌ల కోసం PRBS చెకర్, సైక్లిక్ రిడెండెన్సీ చెక్ (CRC) మరియు కమాండ్ పారిటీ ఎర్రర్ గమనించబడదు.
నిర్దిష్ట పవర్ సైకిల్స్ సమయంలో, పారామీటర్ కాన్ఫిగరేషన్‌లతో లేన్ డెస్క్యూ ఎర్రర్ కనిపించవచ్చు. ఈ లోపాన్ని నివారించడానికి, LEMC ఆఫ్‌సెట్ విలువలు ప్రోగ్రామ్ చేయబడాలి లేదా మీరు కాలిబ్రేషన్ స్వీప్ విధానంతో దీన్ని ఆటోమేట్ చేయవచ్చు. LEMC ఆఫ్‌సెట్ యొక్క చట్టపరమైన విలువలపై మరింత సమాచారం కోసం, F-టైల్ JESD204C IP వినియోగదారు గైడ్‌లో RBD ట్యూనింగ్ మెకానిజమ్‌ని చూడండి.

సంబంధిత సమాచారం
RBD ట్యూనింగ్ మెకానిజం

సారాంశం
ఈ నివేదిక ADC కోసం 204 Gbps వరకు AD9081/9082 (R2 సిలికాన్) పరికరంతో JESD24.75C Intel FPGA IP మరియు PHY ఎలక్ట్రికల్ ఇంటర్‌ఫేస్ యొక్క ధృవీకరణను చూపుతుంది. పూర్తి కాన్ఫిగరేషన్ మరియు హార్డ్‌వేర్ సెటప్ రెండు పరికరాల ఇంటర్‌ఆపరేబిలిటీ మరియు పనితీరుపై విశ్వాసాన్ని అందించడానికి చూపబడింది.

AN 927 కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ: JESD204C Intel FPGA IP మరియు ADI AD9081 MxFE* ADC ఇంటెల్ అజిలెక్స్ F-టైల్ పరికరాల కోసం ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్

డాక్యుమెంట్ వెర్షన్ మార్పులు
2022.04.25 ప్రారంభ విడుదల.

AN 876: JESD204C Intel® FPGA IP మరియు ADI AD9081 MxFE* Intel® Agilex® F-టైల్ పరికరాల కోసం ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్

పత్రాలు / వనరులు

intel JESD204C ఇంటెల్ FPGA IP మరియు ADI AD9081 MxFE ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్ [pdf] యూజర్ గైడ్
JESD204C ఇంటెల్ FPGA IP మరియు ADI AD9081 MxFE ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్, JESD204C, Intel FPGA IP మరియు ADI AD9081 MxFE ADC ఇంటర్‌ఆపరబిలిటీ రిపోర్ట్

సూచనలు

వ్యాఖ్యానించండి

మీ ఇమెయిల్ చిరునామా ప్రచురించబడదు. అవసరమైన ఫీల్డ్‌లు గుర్తించబడ్డాయి *