Rapport d'interopérabilité JESD204C Intel FPGA IP et ADI AD9081 MxFE ADC

Informations sur le produit

Le produit mentionné dans le manuel d'utilisation est le JESD204C Intel FPGA IP. Il s'agit d'un composant matériel utilisé conjointement avec la carte de démonstration Intel Agilex I-Series F-Tile et l'ADI AD9081-FMCA-EBZ EVM. L'IP est instanciée en mode Duplex mais seul le chemin du récepteur est utilisé. Il génère une horloge de liaison de 375 MHz et une horloge de trame de 375 MHz. La configuration matérielle pour le test d'interopérabilité ADC est illustrée à la figure 1. L'IP nécessite que SYSREF soit fourni par le générateur d'horloge qui alimente l'horloge du périphérique IP Intel FPGA JESD204C.

Instructions d'utilisation du produit

Configuration matérielle
Pour configurer le matériel pour utiliser l'IP Intel FPGA JESD204C, procédez comme suit :

1. Connectez l'EVM ADI AD9081-FMCA-EBZ au connecteur FMC+ de la carte de démonstration Intel Agilex I-Series F-Tile.
2. Assurez-vous que le signal SYSREF est fourni par le générateur d'horloge qui alimente l'horloge du périphérique IP Intel FPGA JESD204C.

Description du système
Le diagramme au niveau du système montre comment les différents modules sont connectés dans cette conception. Il comprend la carte de démonstration Intel Agilex-I F-tile, le périphérique Intel Agilex F-tile, le RTL de haut niveau, le système de conception de plate-forme, le générateur de modèles, le vérificateur de modèles, le noyau IP duplex F-Tile JESD204C et diverses horloges et interfaces.

Méthodologie d'interopérabilité
Couche de liaison de données du récepteur
Cette zone de test couvre les cas de test pour l'alignement d'en-tête de synchronisation (SHA) et l'alignement multibloc étendu (EMBA). Le JESD204C Intel FPGA IP lit les registres de la couche liaison de données pendant le test et les écrit dans le journal. files et les vérifie pour transmettre les critères via les scripts TCL.

Rapport d'interopérabilité JESD204C Intel® FPGA IP et ADI AD9081 MxFE* ADC pour les périphériques Intel® Agilex™ F-tile

Le JESD204C Intel® FPGA IP est une propriété intellectuelle (IP) d'interface série point à point à haut débit.
Le JESD204C Intel FPGA IP a été testé matériellement avec plusieurs dispositifs de conversion analogique-numérique (ADC) compatibles JESD204C.
Ce rapport met en évidence l'interopérabilité de l'IP FPGA Intel JESD204C avec le module d'évaluation (EVM) AD9081 Mixed Signal Front End (MxFE*) d'Analog Devices Inc. (ADI). Les sections suivantes décrivent la méthodologie de vérification du matériel et les résultats des tests.

Informations connexes
Guide de l'utilisateur du F-tile JESD204C Intel FPGA IP

Configuration matérielle et logicielle requise
Le test d'interopérabilité nécessite les outils matériels et logiciels suivants : Matériel

• Carte de démonstration Intel Agilex™ I-Series F-tile (AGIB027R29A1E2VR0) avec adaptateur secteur 12 V
• Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rév. C)
• Carte d'évaluation Skywork Si5345-D (Si5345-D-EVB)
• SMA mâle vers SMP mâle
• Câble SMP mâle vers SMP

Logiciel

• Logiciel Intel Quartus® Prime Pro Edition version 21.4
• AD9081_API version 1.1.0 ou ultérieure (application Linux, requise pour la configuration AD9081 EVM)

Informations connexes

• Guide de l'utilisateur de développement du système AD9081/AD9082
• Guide de l'utilisateur de la carte d'évaluation Skyworks Si5345-D

Configuration matérielle
Le JESD204C Intel FPGA IP est instancié en mode Duplex mais seul le chemin du récepteur est utilisé. Pour FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, la PLL centrale génère une horloge de liaison à 375 MHz et une horloge de trame à 375 MHz.
Une carte de démonstration Intel Agilex I-Series F-Tile est utilisée avec l'EVM ADI AD9081-FMCA-EBZ connecté au connecteur FMC+ de la carte de développement. La configuration matérielle pour le test d'interopérabilité ADC est illustrée dans la figure de configuration matérielle. - • L'EVM AD9081-FMCA-EBZ est alimenté par la carte de démonstration Intel Agilex I-Series F-Tile via le connecteur FMC+.

• L'émetteur-récepteur F-tile et les horloges de référence JESD204C Intel FPGA IP core PLL sont fournis par Si5345-D-EVB via un câble SMA vers SMP. Réglez MUX_DIP_SW0 sur élevé sur la carte de démonstration Agilex-I F-Tile pour vous assurer que U22 prend CLKIN1 qui est connecté au câble SMP.
• Le Si5345-D-EVB fournit une horloge de référence au générateur d'horloge programmable HMC7044 présent dans l'EVM AD9081 via un câble SMP vers SMP.
• L'horloge de gestion pour le noyau IP FPGA Intel JESD204C est fournie par le générateur d'horloge programmable Si5332 de Silicon Labs présent dans la carte de démonstration Intel Agilex I-Series F-tile.
• Le générateur d'horloge programmable HMC7044 fournit l'horloge de référence du périphérique AD9081. La boucle à verrouillage de phase (PLL) présente dans le dispositif AD9081 génère les ADC souhaitésampl'horloge de référence de l'appareil.
• Pour la sous-classe 1, le générateur d'horloge HMC7044 génère le signal SYSREF pour le périphérique AD9081 et pour l'IP Intel FPGA JESD204C via le connecteur FMC+.

Nonte : Intel recommande que le SYSREF soit fourni par le générateur d'horloge qui alimente l'horloge du périphérique IP Intel FPGA JESD204C.

Description du système

Le schéma suivant au niveau du système montre comment les différents modules sont connectés dans cette conception.

Figure 2. Diagramme du système

Remarques:

1. M est le nombre de convertisseurs.
2. S est le nombre de s transmisamples par convertisseur et par image.
3. WIDTH_MULP est le multiplicateur de largeur de données entre la couche application et la couche transport.
4. N est le nombre de bits de conversion par convertisseur.
5. CS est le nombre de bits de contrôle par conversion samples.

Dans cette configuration, par example L = 8, M = 4 et F = 1, le débit de données des voies d'émetteur-récepteur est de 24.75 Gbps.
Le Si5332 OUT1 génère une horloge de 100 MHz pour mgmt_clk. Le Si5345-D-EVB génère deux fréquences d'horloge, 375 MHz et 100 MHz. Les 375 MHz sont fournis au multiplexeur intégré dans la carte de démonstration Intel Agilex I-Series F-tile via le port J19 SMA. L'horloge de sortie du multiplexeur intégré pilote l'horloge de référence de l'émetteur-récepteur F-tile (refclk_xcvr) et l'horloge de référence JESD204C Intel FPGA IP core PLL (refclk_core). 100 MHz du Si5345-D-EVB sont connectés au générateur d'horloge programmable HMC7044 présent dans l'EVM AD9081 comme entrée d'horloge
(EXT_HMCREF).

Le HCM7044 génère un signal SYSREF périodique de 11.71875 MHz via le connecteur FMC.
Le JESD204C Intel FPGA IP est instancié en mode Duplex mais seul le chemin du récepteur est utilisé.

Méthodologie d'interopérabilité
La section suivante décrit les objectifs du test, la procédure et les critères de réussite. Le test couvre les domaines suivants :

• Couche de liaison de données du récepteur
• Couche de transport du récepteur

Couche de liaison de données du récepteur
Cette zone de test couvre les cas de test pour l'alignement d'en-tête de synchronisation (SHA) et l'alignement multibloc étendu (EMBA).
Au démarrage de la liaison, après la réinitialisation du récepteur, le JESD204C Intel FPGA IP commence à rechercher le flux d'en-tête de synchronisation transmis par l'appareil. Les registres suivants de la couche liaison de données sont lus pendant le test, écrits dans le journal files, et vérifié pour la transmission des critères via les scripts TCL.

Informations connexes
Guide de l'utilisateur du F-tile JESD204C Intel FPGA IP

Alignement de l'en-tête de synchronisation (SHA)
Tableau 1. Scénarios de test d'alignement d'en-tête de synchronisation

Cas de test	Objectif	Description	Critères de réussite
SHA.1	Vérifiez si le verrouillage d'en-tête de synchronisation est affirmé après l'achèvement de la séquence de réinitialisation.	Les signaux suivants sont lus à partir des registres : CDR_Lock est lu à partir du registre rx_status3 (0x8C). SH_Locked est lu à partir du registre rx_status4 (0x90). jrx_sh_err_status est lu à partir du registre rx_err_status (0x60).	CDR_Lock et SH_LOCK doivent être définis comme étant élevés correspondant au nombre de voies. jrx_sh_err_status devrait être  Les champs de bits dans jrx_sh_err_status vérifient sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err et cdr_locked_err.
SHA.2	Vérifiez l'état du verrouillage de l'en-tête de synchronisation une fois que le verrouillage de l'en-tête de synchronisation est atteint (ou pendant la phase d'alignement multi-bloc étendu) et stable.	invalid_sync_header est lu pour l'état de verrouillage de l'en-tête de synchronisation à partir du registre (0x60[8]).	Le statut invalid_sync_header doit être 0.

Alignement multibloc étendu (EMBA)

Tableau 2. Cas de test d'alignement multibloc étendu

Cas de test		Objectif		Description		Critères de réussite
EMBA.1		Vérifiez si le verrouillage multibloc étendu n'est affirmé qu'après l'affirmation de Sync Header Lock.		Les signaux suivants sont lus via des registres :		La valeur EMB_Locked_1 doit être égale à 1 correspondant à chaque voie. EMB_Lock_err doit être 0.
	Cas de test		Objectif		Description		Critères de réussite
					EMB_Locked_1 est lu à partir du registre rx_status5 (0x94). EMB_Lock_err est lu à partir du registre rx_err_status (0x60[19]).
	EMBA.2		Vérifiez si l'état du verrouillage multibloc étendu est stable (après le verrouillage multibloc étendu ou jusqu'à ce que le tampon élastique soit libéré) et qu'il n'y ait pas de multibloc invalide.		invalid_eomb_eoemb est lu à partir du registre rx_err_status (0x60[10:9]).		invalid_eomb_eoemb doit être « 00 ».
	EMBA.3		Vérifiez l'alignement des voies.		Les valeurs suivantes sont lues à partir des registres : elastic_buf_over_flow est lu à partir du registre rx_err_status (0x60[20]). elastic_buf_full est lu à partir du registre rx_status6 (0x98).		elastic_buf_over_flow doit être 0. La valeur elastic_buf_full doit être égale à 1 correspondant à chaque voie.

Couche de transport du récepteur (TL)
Pour vérifier l'intégrité des données du flux de données de charge utile via le récepteur (RX) IP FPGA Intel JESD204C et la couche de transport, l'ADC est configuré pour ramp/Motif de test PRBS. L'ADC est également configuré pour fonctionner avec la même configuration que celle définie dans l'IP FPGA Intel JESD204C. Le ramp/ Le vérificateur PRBS dans la structure FPGA vérifie le ramp/PRBS intégrité des données pendant une minute. Le registre IP Intel FPGA RX JESD204C rx_err est interrogé en continu pour la valeur zéro pendant une minute.
La figure ci-dessous montre la configuration de test conceptuel pour la vérification de l'intégrité des données.

Figure 3. Vérification de l'intégrité des données à l'aide de Ramp/ Vérificateur PRBS15

Tableau 3. Cas de test de la couche de transport

Cas de test	Objectif	Description	Critères de réussite
TL.1	Vérifiez le mappage de la couche de transport du canal de données à l'aide de ramp Modèle de test.	Data_mode est défini sur Ramp_mode. Les signaux suivants sont lus via des registres : crc_err est lu à partir du rx_err_status (0x60[14]).  jrx_patchk_data_error est lu à partir du registre tst_err0.	crc_err doit être faible pour réussir. jrx_patchk_data_error devrait être faible.
TL.2	Vérifiez le mappage de la couche de transport du canal de données à l'aide du modèle de test PRBS15.	Data_mode est défini sur prbs_mode. Les valeurs suivantes sont lues à partir des registres : crc_err est lu à partir du rx_err_status (0x60[14]). jrx_patchk_data_error est lu à partir du registre tst_err0.	crc_err doit être faible pour réussir. jrx_patchk_data_error devrait être faible.

Configurations IP et ADC Intel FPGA JESD204C
Les paramètres IP FPGA Intel JESD204C (L, M et F) de cette vérification matérielle sont pris en charge de manière native par le périphérique AD9081. Le débit de données de l'émetteur-récepteur, sampLing Clock et d'autres paramètres JESD204C sont conformes aux conditions de fonctionnement AD908D1.
Le test de vérification du matériel implémente l'IP Intel FPGA JESD204C avec la configuration de paramètre suivante.

Paramètre global pour toute configuration :

• E = 1
• FC = 0
• CS = 0
• Sous-classe = 1
• FCLK_MULP = 1
• LARGEUR_MULP = 8
• SH_CONFIG = CRC-12
• Horloge de gestion FPGA (MHz) = 100

Résultats des tests
Le tableau suivant contient les résultats possibles et leur définition.

Tableau 4. Définition des résultats

Résultat	Définition
PASSER	Il a été observé que le dispositif sous test (DUT) présentait un comportement conforme.
PASS avec commentaires	Il a été observé que le DUT présentait un comportement conforme. Cependant, une explication supplémentaire de la situation est incluse (ex.ample : en raison des contraintes de temps, seule une partie des tests a été effectuée).

Résultat	Définition
ÉCHOUER	Il a été observé que le DUT présentait un comportement non conforme.
Avertissement	Il a été observé que le DUT présentait un comportement qui n'est pas recommandé.
Référez-vous aux commentaires	D'après les observations, une réussite ou un échec valide n'a pas pu être déterminé. Une explication supplémentaire de la situation est incluse.

Le tableau suivant montre les résultats des cas de test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 et TL.2 avec les valeurs respectives de L, M, F, débit de données, sampling clock, link clock et les fréquences SYSREF.

Tableau 5. Résultat des cas de test SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 et TL.2

Non.	L	M	F	S	HD	E	N	NP	ADC SampHorloge lumineuse (MHz)	Horloge du périphérique FPGA (MHz)	FPGA Horloge de trame (MHz)	FPGA Horloge de liaison (MHz)	Taux de voie (Gbps)	Résultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Passer

Commentaires sur les résultats des tests
Dans chaque cas de test, le RX JESD204C Intel FPGA IP établit avec succès l'alignement d'en-tête de synchronisation, l'alignement multibloc étendu et jusqu'à la phase de données utilisateur.
Aucun problème d'intégrité des données n'est observé par le Ramp et un vérificateur PRBS pour les configurations JESD couvrant toutes les voies physiques, aucun contrôle de redondance cyclique (CRC) ni aucune erreur de parité de commande n'est également observé.
Lors de certains cycles d'alimentation, une erreur de désalignement de voie peut apparaître avec les configurations de paramètres. Pour éviter cette erreur, les valeurs de décalage LEMC doivent être programmées ou vous pouvez automatiser cela avec la procédure de balayage d'étalonnage. Pour plus d'informations sur les valeurs légales du décalage LEMC, reportez-vous au mécanisme de réglage RBD dans le guide de l'utilisateur F-tile JESD204C IP.

Informations connexes
Mécanisme de réglage RBD

Résumé
Ce rapport montre la validation de l'interface électrique JESD204C Intel FPGA IP et PHY avec le dispositif AD9081/9082 (R2 Silicon) jusqu'à 24.75 Gbps pour ADC. La configuration complète et la configuration matérielle sont présentées pour donner confiance dans l'interopérabilité et les performances des deux appareils.

Historique de révision des documents pour AN 927 : JESD204C Intel FPGA IP et ADI AD9081 MxFE* ADC Interoperability Report pour les appareils Intel Agilex F-Tile

Version du document	Changements
2022.04.25	Version initiale.

AN 876 : Rapport d'interopérabilité JESD204C Intel® FPGA IP et ADI AD9081 MxFE* ADC pour les périphériques Intel® Agilex® F-Tile

Documents / Ressources

intel JESD204C Intel FPGA IP et ADI AD9081 MxFE ADC Rapport d'interopérabilité [pdf] Guide de l'utilisateur Rapport d'interopérabilité JESD204C Intel FPGA IP et ADI AD9081 MxFE ADC, JESD204C, rapport d'interopérabilité Intel FPGA IP et ADI AD9081 MxFE ADC

Références

• Manuel d'utilisation