JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvještaj o interoperabilnosti

Informacije o proizvodu

Proizvod naveden u korisničkom priručniku je JESD204C Intel FPGA IP. To je hardverska komponenta koja se koristi u kombinaciji sa Intel Agilex I-Series F-Tile Demo ploča i ADI AD9081-FMCA-EBZ EVM. IP se instancira u Duplex modu, ali se koristi samo putanja prijemnika. Generiše takt veze od 375 MHz i takt okvira od 375 MHz. Podešavanje hardvera za test interoperabilnosti ADC-a je prikazano na slici 1. IP zahteva da SYSREF bude obezbeđen od generatora takta koji pokreće takt uređaja JESD204C Intel FPGA IP uređaja.

Upute za upotrebu proizvoda

Podešavanje hardvera
Da biste podesili hardver za korištenje JESD204C Intel FPGA IP, slijedite ove korake:

1. Povežite ADI AD9081-FMCA-EBZ EVM na FMC+ konektor Intel Agilex I-Series F-Tile Demo ploče.
2. Uverite se da SYSREF signal obezbeđuje generator takta koji je izvor takta JESD204C Intel FPGA IP uređaja.

Opis sistema
Dijagram na nivou sistema pokazuje kako su različiti moduli povezani u ovom dizajnu. Uključuje Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile uređaj, RTL najvišeg nivoa, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, i razne taktove i interfejse.

Metodologija interoperabilnosti
Sloj veze podataka prijemnika
Ovo područje testiranja pokriva testne slučajeve za usklađivanje zaglavlja sinhronizacije (SHA) i prošireno višeblokovno poravnanje (EMBA). JESD204C Intel FPGA IP čita registre sa sloja veze podataka tokom testa, upisuje ih u dnevnik files, i provjerava ih za prolaz kriterija kroz TCL skripte.

JESD204C Intel® FPGA IP i ADI AD9081 MxFE* ADC izvještaj o interoperabilnosti za Intel® Agilex™ F-tile uređaje

JESD204C Intel® FPGA IP je high-speed point-to-point serijski interfejs intelektualnog vlasništva (IP).
JESD204C Intel FPGA IP je hardverski testiran sa nekoliko odabranih JESD204C kompatibilnih analogno-digitalnih pretvarača (ADC) uređaja.
Ovaj izvještaj naglašava interoperabilnost JESD204C Intel FPGA IP sa AD9081 mješovitim signalom Front End (MxFE*) evaluacijskim modulom (EVM) kompanije Analog Devices Inc. (ADI). Sljedeći odjeljci opisuju metodologiju provjere hardvera i rezultate testiranja.

Povezane informacije
F-tile JESD204C Intel FPGA IP korisnički priručnik

Hardverski i softverski zahtjevi
Test interoperabilnosti zahtijeva sljedeće hardverske i softverske alate: Hardver

• Intel Agilex™ I-Series F-tile Demo ploča (AGIB027R29A1E2VR0) sa 12V adapterom za napajanje
• Analogni uređaji (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
• Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
• SMA muški u SMP muški
• SMP muški na SMP kabel

Softver

• Verzija softvera Intel Quartus® Prime Pro Edition 21.4
• AD9081_API verzija 1.1.0 ili novija (Linux aplikacija, potrebna za AD9081 EVM konfiguraciju)

Povezane informacije

• Korisnički vodič za razvoj sistema AD9081/AD9082
• Korisnički vodič za Skyworks Si5345-D Evaluation Board

Podešavanje hardvera
JESD204C Intel FPGA IP se instancira u Duplex modu, ali se koristi samo putanja prijemnika. Za FCLK_MULP =1, WIDTH_MULP = 8, S = 1, jezgro PLL generiše takt veze od 375 MHz i takt okvira od 375 MHz.
Intel Agilex I-Series F-Tile Demo ploča se koristi sa ADI AD9081-FMCA-EBZ EVM povezanim na FMC+ konektor razvojne ploče. Podešavanje hardvera za test interoperabilnosti ADC-a je prikazano na slici za podešavanje hardvera.- • AD9081-FMCA-EBZ EVM dobija napajanje iz Intel Agilex I-Series F-Tile Demo ploče preko FMC+ konektora.

• F-tile primopredajnik i JESD204C Intel FPGA IP core PLL referentni taktovi se isporučuju od Si5345-D-EVB preko SMA do SMP kabla. Postavite MUX_DIP_SW0 na visoko na Agilex-I F-Tile Demo ploči kako biste bili sigurni da U22 uzima CLKIN1 koji je povezan na SMP kabel.
• Si5345-D-EVB obezbeđuje referentni takt za HMC7044 programabilni generator takta koji je prisutan u AD9081 EVM preko SMP do SMP kabla.
• Upravljački takt za JESD204C Intel FPGA IP jezgro isporučuje Silicon Labs Si5332 programabilni generator takta koji je prisutan u Intel Agilex I-Series F-tile Demo ploči.
• Programabilni generator takta HMC7044 obezbeđuje referentni sat uređaja AD9081. Phase-locked petlja (PLL) prisutna u AD9081 uređaju generiše željeni ADC sampling clock sa referentnog sata uređaja.
• Za podklasu 1, generator takta HMC7044 generiše SYSREF signal za AD9081 uređaj i za JESD204C Intel FPGA IP preko FMC+ konektora.

brte: Intel preporučuje da SYSREF bude obezbeđen od generatora takta koji je izvor takta JESD204C Intel FPGA IP uređaja.

Opis sistema

Sljedeći dijagram na nivou sistema pokazuje kako su različiti moduli povezani u ovom dizajnu.

Slika 2. Sistemski dijagram

Bilješke:

1. M je broj pretvarača.
2. S je broj odaslanih samples po pretvaraču po okviru.
3. WIDTH_MULP je množitelj širine podataka između sloja aplikacije i transportnog sloja.
4. N je broj bitova konverzije po pretvaraču.
5. CS je broj kontrolnih bitova po konverziji samples.

U ovoj postavci, nprample L = 8, M = 4 i F = 1, brzina prenosa podataka primopredajnih traka je 24.75 Gbps.
Si5332 OUT1 generiše takt od 100 MHz do mgmt_clk. Si5345-D-EVB generiše dve frekvencije takta, 375 MHz i 100 MHz. 375 MHz se napaja ugrađenom multiplekseru u Intel Agilex I-Series F-tile Demo ploči preko J19 SMA porta. Izlazni takt ugrađenog multipleksera pokreće referentni takt primopredajnika F-tile (refclk_xcvr) i JESD204C Intel FPGA IP jezgro PLL referentnog takta (refclk_core). 100 MHz od Si5345-D-EVB je povezan na HMC7044 programabilni generator takta koji je prisutan u AD9081 EVM kao ulaz takta
(EXT_HMCREF).

HCM7044 generiše periodični SYSREF signal od 11.71875 MHz kroz FMC konektor.
JESD204C Intel FPGA IP se instancira u Duplex modu, ali se koristi samo putanja prijemnika.

Metodologija interoperabilnosti
Sljedeći odjeljak opisuje ciljeve testiranja, proceduru i kriterije za prolaz. Test pokriva sljedeća područja:

• Sloj veze podataka prijemnika
• Prijemni transportni sloj

Sloj veze podataka prijemnika
Ovo područje testiranja pokriva testne slučajeve za usklađivanje zaglavlja sinhronizacije (SHA) i prošireno višeblokovno poravnanje (EMBA).
Prilikom pokretanja veze, nakon resetovanja prijemnika, JESD204C Intel FPGA IP počinje tražiti tok zaglavlja sinhronizacije koji prenosi uređaj. Sljedeći registri iz sloja veze podataka se čitaju tokom testa, upisuju u dnevnik files, i provjereno za prolazak kriterija kroz TCL skripte.

Povezane informacije
F-tile JESD204C Intel FPGA IP korisnički priručnik

Sinhronizirano poravnanje zaglavlja (SHA)
Tabela 1. Testni slučajevi poravnanja zaglavlja sinhronizacije

Test Case	Cilj	Opis	Kriteriji prolaza
SHA.1	Proverite da li je zaključavanje zaglavlja sinhronizacije aktivirano nakon završetka sekvence resetovanja.	Sljedeći signali se čitaju iz registara: CDR_Lock se čita iz registra rx_status3 (0x8C). SH_Locked se čita iz rx_status4 (0x90) registra. jrx_sh_err_status se čita iz registra rx_err_status (0x60).	CDR_Lock i SH_LOCK trebaju biti postavljeni na visoku koja odgovara broju traka. jrx_sh_err_status bi trebao biti  Bitna polja u jrx_sh_err_status provjeravaju sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err i cdr_locked_err.
SHA.2	Provjerite status zaključavanja zaglavlja sinhronizacije nakon što se postigne zaključavanje zaglavlja sinhronizacije (ili tokom faze proširenog višeblokovnog poravnanja) i stabilno.	invalid_sync_header se čita za status zaključavanja zaglavlja sinhronizacije iz registra (0x60[8]).	status invalid_sync_header bi trebao biti 0.

Prošireno višeblokovsko poravnanje (EMBA)

Tabela 2. Prošireni testni slučajevi poravnanja s više blokova

Test Case		Cilj		Opis		Kriteriji prolaza
EMBA.1		Provjerite da li je prošireno zaključavanje višestrukih blokova potvrđeno tek nakon potvrđivanja zaključavanja zaglavlja sinhronizacije.		Sljedeći signali se čitaju kroz registre:		Vrijednost EMB_Locked_1 bi trebala biti jednaka 1 koja odgovara svakoj traci. EMB_Lock_err bi trebao biti 0.
	Test Case		Cilj		Opis		Kriteriji prolaza
					EMB_Locked_1 se čita iz registra rx_status5 (0x94). EMB_Lock_err se čita iz registra rx_err_status (0x60[19]).
	EMBA.2		Provjerite je li status proširenog višeblokova zaključavanja stabilan (nakon produženog zaključavanja više blokova ili dok se elastični bafer ne oslobodi) zajedno sa nevažećim multiblok.		invalid_eomb_eoemb se čita iz registra rx_err_status (0x60[10:9]).		invalid_eomb_eoemb bi trebao biti “00”.
	EMBA.3		Provjerite poravnanje trake.		Sljedeće vrijednosti se čitaju iz registara: elastic_buf_over_flow se čita iz registra rx_err_status (0x60[20]). elastic_buf_full se čita iz registra rx_status6 (0x98).		elastic_buf_over_flow bi trebao biti 0. Vrijednost elastic_buf_full trebala bi biti jednaka 1 koja odgovara svakoj traci.

Prijemni transportni sloj (TL)
Za provjeru integriteta podataka toka korisnih podataka kroz prijemnik (RX) JESD204C Intel FPGA IP i transportni sloj, ADC je konfigurisan da ramp/PRBS test obrazac. ADC je takođe podešen da radi sa istom konfiguracijom kao što je postavljeno u JESD204C Intel FPGA IP. The ramp/PRBS provjeravač u FPGA tkanini provjerava ramp/PRBS integritet podataka za jednu minutu. RX JESD204C Intel FPGA IP registar rx_err se neprekidno ispituje za nultu vrijednost tokom jednog minuta.
Slika ispod prikazuje konceptualno testiranje za provjeru integriteta podataka.

Slika 3. Provjera integriteta podataka pomoću Ramp/PRBS15 Checker

Tablica 3. Testni slučajevi transportnog sloja

Test Case	Cilj	Opis	Kriteriji prolaza
TL.1	Provjerite mapiranje transportnog sloja kanala podataka pomoću ramp test obrazac.	Data_mode je postavljen na Ramp_mode. Sljedeći signali se čitaju kroz registre: crc_err se čita iz rx_err_statusa (0x60[14]).  jrx_patchk_data_error se čita iz registra tst_err0.	crc_err bi trebao biti nizak za prolaz. jrx_patchk_data_error bi trebao biti nizak.
TL.2	Provjerite mapiranje transportnog sloja kanala podataka koristeći PRBS15 test obrazac.	Data_mode je postavljen na prbs_mode. Sljedeće vrijednosti se čitaju iz registara: crc_err se čita iz rx_err_statusa (0x60[14]). jrx_patchk_data_error se čita iz registra tst_err0.	crc_err bi trebao biti nizak za prolaz. jrx_patchk_data_error bi trebao biti nizak.

JESD204C Intel FPGA IP i ADC konfiguracije
JESD204C Intel FPGA IP parametri (L, M i F) u ovoj provjeri hardvera su izvorno podržani od AD9081 uređaja. Brzina podataka primopredajnika, sampling clock i drugi parametri JESD204C su u skladu sa radnim uslovima AD908D1.
Testiranje hardverske provjere implementira JESD204C Intel FPGA IP sa sljedećom konfiguracijom parametara.

Globalna postavka za sve konfiguracije:

• E = 1
• CF = 0
• CS = 0
• Podklasa = 1
• FCLK_MULP = 1
• WIDTH_MULP = 8
• SH_CONFIG = CRC-12
• Takt upravljanja FPGA (MHz) = 100

Rezultati testa
Sljedeća tabela sadrži moguće rezultate i njihovu definiciju.

Tabela 4. Definicija rezultata

Rezultat	Definicija
PASS	Uočeno je da uređaj pod testom (DUT) pokazuje usklađeno ponašanje.
PROĐI sa komentarima	Uočeno je da DUT pokazuje konformno ponašanje. Međutim, uključeno je i dodatno objašnjenje situacije (nprample: zbog vremenskih ograničenja obavljen je samo dio testiranja).

Rezultat	Definicija
FAIL	Uočeno je da DUT pokazuje neusklađeno ponašanje.
Upozorenje	Uočeno je da DUT pokazuje ponašanje koje nije preporučljivo.
Pogledajte komentare	Iz zapažanja se nije moglo utvrditi da li je prošao ili nije uspio. Dodatno objašnjenje situacije je uključeno.

Sljedeća tabela prikazuje rezultate za test slučajeve SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2 sa odgovarajućim vrijednostima L, M, F, brzine prenosa podataka, sampling clock, link clock i SYSREF frekvencije.

Tabela 5. Rezultat za test slučajeve SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 i TL.2

br.	L	M	F	S	HD	E	N	NP	ADC Sampling sat (MHz)	Takt FPGA uređaja (MHz)	FPGA Takt kadra (MHz)	FPGA Takt veze (MHz)	Brzina trake (Gbps)	Rezultat
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Proći

Komentari rezultata testa
U svakom testnom slučaju, RX JESD204C Intel FPGA IP uspješno uspostavlja poravnanje zaglavlja sinhronizacije, prošireno višeblokovno poravnanje i do faze korisničkih podataka.
R. nije uočio nikakav problem integriteta podatakaamp i PRBS provjeravač za JESD konfiguracije koje pokrivaju sve fizičke trake, također nije uočena ciklička redundantna provjera (CRC) i greška pariteta komandi.
Tokom određenih ciklusa napajanja, može se pojaviti greška izobličenja trake s konfiguracijama parametara. Da biste izbjegli ovu grešku, vrijednosti LEMC pomaka bi trebale biti programirane ili to možete automatizirati postupkom kalibracijskog pregleda. Za više informacija o zakonskim vrijednostima LEMC ofseta, pogledajte RBD mehanizam za podešavanje u F-tile JESD204C IP korisničkom vodiču.

Povezane informacije
RBD mehanizam za podešavanje

Rezime
Ovaj izvještaj prikazuje validaciju JESD204C Intel FPGA IP i PHY električnog interfejsa sa AD9081/9082 (R2 Silicon) uređajem do 24.75 Gbps za ADC. Prikazana je kompletna konfiguracija i podešavanje hardvera kako bi se pružilo povjerenje u interoperabilnost i performanse dva uređaja.

Istorija revizije dokumenta za AN 927: JESD204C Intel FPGA IP i ADI AD9081 MxFE* ADC izvještaj o interoperabilnosti za Intel Agilex F-Tile uređaje

Verzija dokumenta	Promjene
2022.04.25	Prvo izdanje.

AN 876: JESD204C Intel® FPGA IP i ADI AD9081 MxFE* ADC izvještaj o interoperabilnosti za Intel® Agilex® F-Tile uređaje

Dokumenti / Resursi

intel JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvještaj o interoperabilnosti [pdf] Korisnički priručnik JESD204C Intel FPGA IP i ADI AD9081 MxFE ADC izvještaj o interoperabilnosti, JESD204C, Intel FPGA IP i ADI AD9081 MxFE ADC izvještaj o interoperabilnosti

Reference

• Uputstvo za upotrebu