راهنمای کاربر گزارش تعامل ADC JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC

مطالب پنهان کردن

1 JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC گزارش قابلیت همکاری

2 اطلاعات محصول

3 دستورالعمل استفاده از محصول

4 JESD204C Intel® FPGA IP و ADI AD9081 MxFE* ADC گزارش قابلیت همکاری برای دستگاه های Intel® Agilex™ F-tile

4.1 توضیحات سیستم

5 اسناد / منابع

5.1 مراجع

JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC گزارش قابلیت همکاری

اطلاعات محصول

محصولی که در دفترچه راهنمای کاربر به آن اشاره شده IP JESD204C Intel FPGA است. این یک جزء سخت افزاری است که همراه با برد نمایشی F-Tile سری Agilex I Intel و ADI AD9081-FMCA-EBZ EVM استفاده می شود. IP در حالت Duplex نمونه سازی می شود اما فقط مسیر گیرنده استفاده می شود. این یک ساعت لینک 375 مگاهرتز و یک ساعت فریم 375 مگاهرتز تولید می کند. تنظیمات سخت افزاری برای تست قابلیت همکاری ADC در شکل 1 نشان داده شده است. IP نیاز به ارائه SYSREF توسط مولد ساعت دارد که منبع ساعت دستگاه IP JESD204C Intel FPGA IP است.

دستورالعمل استفاده از محصول

راه اندازی سخت افزار
برای تنظیم سخت افزار برای استفاده از IP JESD204C Intel FPGA، مراحل زیر را دنبال کنید:

ADI AD9081-FMCA-EBZ EVM را به کانکتور FMC+ برد نمایشی F-Tile سری Agilex I اینتل وصل کنید.
اطمینان حاصل کنید که سیگنال SYSREF توسط مولد ساعت ارائه شده است که ساعت دستگاه IP JESD204C Intel FPGA IP را تامین می کند.

توضیحات سیستم
نمودار سطح سیستم نشان می دهد که چگونه ماژول های مختلف در این طرح به هم متصل می شوند. این شامل برد نمایشی اینتل Agilex-I F-tile، دستگاه Intel Agilex F-tile Device، RTL سطح بالا، سیستم طراح پلتفرم، ژنراتور الگو، بررسی الگو، F-Tile JESD204C IP Core دوبلکس، و ساعت ها و رابط های مختلف است.

متدولوژی قابلیت همکاری
لایه پیوند داده گیرنده
این ناحیه آزمایشی، موارد آزمایشی را برای همگام‌سازی سرصفحه (SHA) و تراز چند بلوکی توسعه یافته (EMBA) پوشش می‌دهد. IP JESD204C Intel FPGA در طول آزمایش، رجیسترها را از لایه پیوند داده می خواند، آنها را در لاگ می نویسد. files، و آنها را برای عبور معیارها از طریق اسکریپت های TCL تأیید می کند.

JESD204C Intel® FPGA IP و ADI AD9081 MxFE* ADC گزارش قابلیت همکاری برای دستگاه های Intel® Agilex™ F-tile

IP JESD204C Intel® FPGA یک مالکیت معنوی (IP) رابط سریال نقطه به نقطه با سرعت بالا است.
IP JESD204C Intel FPGA با چندین دستگاه منتخب مبدل آنالوگ به دیجیتال (ADC) سازگار با JESD204C تست سخت افزاری شده است.
این گزارش قابلیت همکاری IP JESD204C Intel FPGA با ماژول ارزیابی AD9081 Mixed Signal Front End (MxFE*) (EVM) از دستگاه های آنالوگ شرکت (ADI) را برجسته می کند. بخش‌های زیر روش بررسی سخت‌افزار و نتایج آزمایش را شرح می‌دهند.

اطلاعات مرتبط
راهنمای کاربر F-tile JESD204C Intel FPGA IP

سخت افزار و نرم افزار مورد نیاز
تست قابلیت همکاری به ابزارهای سخت افزاری و نرم افزاری زیر نیاز دارد: سخت افزار

برد نمایشی کاشی F-tile Intel Agilex™ I-Series (AGIB027R29A1E2VR0) با آداپتور برق 12 ولت

دستگاه‌های آنالوگ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ، Rev C)
هیئت ارزیابی Skywork Si5345-D (Si5345-D-EVB)

SMA نر به SMP نر
کابل SMP نری به SMP

نرم افزار

نرم افزار Intel Quartus® Prime Pro Edition نسخه 21.4

AD9081_API نسخه 1.1.0 یا جدیدتر (برنامه لینوکس، برای پیکربندی AD9081 EVM مورد نیاز است)

اطلاعات مرتبط

راهنمای کاربر توسعه سیستم AD9081/AD9082
راهنمای کاربر هیئت ارزیابی Skyworks Si5345-D

راه اندازی سخت افزار
IP JESD204C Intel FPGA در حالت Duplex نمونه سازی می شود اما فقط از مسیر گیرنده استفاده می شود. برای FCLK_MULP = 1، WIDTH_MULP = 8، S = 1، هسته PLL یک ساعت پیوند 375 مگاهرتز و یک ساعت فریم 375 مگاهرتز تولید می کند.
یک برد نمایشی F-Tile سری I Intel Agilex با ADI AD9081-FMCA-EBZ EVM متصل به کانکتور FMC+ برد توسعه استفاده می شود. تنظیم سخت افزار برای تست قابلیت همکاری ADC در شکل راه اندازی سخت افزار نشان داده شده است.- • AD9081-FMCA-EBZ EVM از برد نمایشی F-Tile اینتل Agilex سری I از طریق اتصال FMC+ نیرو می گیرد.

فرستنده و گیرنده F-tile و ساعت های مرجع PLL IP FPGA اینتل JESD204C توسط Si5345-D-EVB از طریق کابل SMA به SMP عرضه می شوند. MUX_DIP_SW0 را روی برد دمو Agilex-I F-Tile روی high تنظیم کنید تا مطمئن شوید که U22 CLKIN1 را که به کابل SMP متصل است می گیرد.

Si5345-D-EVB یک ساعت مرجع به ژنراتور ساعت قابل برنامه ریزی HMC7044 موجود در AD9081 EVM از طریق کابل SMP به SMP ارائه می دهد.
ساعت مدیریتی برای هسته IP JESD204C Intel FPGA توسط مولد ساعت قابل برنامه ریزی Silicon Labs Si5332 موجود در برد نمایشی F-tile اینتل Agilex I-Series عرضه شده است.

مولد ساعت قابل برنامه ریزی HMC7044 ساعت مرجع دستگاه AD9081 را ارائه می دهد. حلقه قفل فاز (PLL) موجود در دستگاه AD9081 ADC های مورد نظر را تولید می کند.ampساعت لینگ از ساعت مرجع دستگاه.
برای زیر کلاس 1، ژنراتور ساعت HMC7044 سیگنال SYSREF را برای دستگاه AD9081 و برای IP JESD204C Intel FPGA از طریق کانکتور FMC+ تولید می کند.

خیرte: اینتل پیشنهاد می کند SYSREF توسط مولد ساعت ارائه شود که منبع ساعت دستگاه IP JESD204C Intel FPGA IP است.

توضیحات سیستم

نمودار سطح سیستم زیر نحوه اتصال ماژول های مختلف را در این طرح نشان می دهد.

شکل 2. نمودار سیستم

یادداشت ها:

M تعداد مبدل هاست.
S تعداد sهای ارسالی استampلس در هر مبدل در هر فریم.
WIDTH_MULP ضریب عرض داده بین لایه برنامه و لایه انتقال است.
N تعداد بیت های تبدیل در هر مبدل است.
CS تعداد بیت های کنترل در هر ثانیه استamples

در این تنظیمات، برای مثالample L = 8، M = 4، و F = 1، نرخ داده خطوط فرستنده گیرنده 24.75 گیگابیت بر ثانیه است.
Si5332 OUT1 کلاک 100 مگاهرتز به mgmt_clk تولید می کند. Si5345-D-EVB دو فرکانس ساعت 375 مگاهرتز و 100 مگاهرتز تولید می کند. فرکانس 375 مگاهرتز از طریق پورت J19 SMA به مالتی پلکسر تعبیه شده در برد نمایشی F-tile سری Agilex I Intel عرضه می شود. ساعت خروجی مالتی پلکسر تعبیه شده، ساعت مرجع فرستنده گیرنده F-tile (refclk_xcvr) و ساعت مرجع JESD204C Intel FPGA IP Core PLL (refclk_core) را هدایت می کند. 100 مگاهرتز از Si5345-D-EVB به ژنراتور ساعت قابل برنامه ریزی HMC7044 موجود در AD9081 EVM به عنوان ورودی ساعت متصل است.
(EXT_HMCREF).

HCM7044 یک سیگنال دوره ای SYSREF با فرکانس 11.71875 مگاهرتز از طریق کانکتور FMC تولید می کند.
IP JESD204C Intel FPGA در حالت Duplex نمونه سازی می شود اما فقط از مسیر گیرنده استفاده می شود.

متدولوژی قابلیت همکاری
بخش زیر اهداف آزمون، روش و معیارهای قبولی را شرح می دهد. این آزمون حوزه های زیر را پوشش می دهد:

لایه پیوند داده گیرنده
لایه انتقال گیرنده

لایه پیوند داده گیرنده
این ناحیه آزمایشی، موارد آزمایشی را برای همگام‌سازی سرصفحه (SHA) و تراز چند بلوکی توسعه یافته (EMBA) پوشش می‌دهد.
در راه اندازی پیوند، پس از تنظیم مجدد گیرنده، IP JESD204C Intel FPGA شروع به جستجوی جریان هدر همگام سازی می کند که توسط دستگاه منتقل می شود. رجیسترهای زیر از لایه پیوند داده در طول آزمایش خوانده می شوند و در لاگ نوشته می شوند files، و برای عبور معیارها از طریق اسکریپت های TCL تأیید شده است.

اطلاعات مرتبط
راهنمای کاربر F-tile JESD204C Intel FPGA IP

همگام‌سازی سرصفحه (SHA)
جدول 1. همگام سازی موارد تست تراز سرصفحه

مورد تست	هدف	توضیحات	معیارهای قبولی
SHA.1	بررسی کنید که آیا Sync Header Lock پس از تکمیل توالی بازنشانی ثابت شده است یا خیر.	سیگنال های زیر از رجیسترها خوانده می شوند: CDR_Lock از رجیستر rx_status3 (0x8C) خوانده می شود. SH_Locked از رجیستر rx_status4 (0x90) خوانده می شود. jrx_sh_err_status از رجیستر rx_err_status (0x60) خوانده می شود.	CDR_Lock و SH_LOCK باید به مقدار زیاد مربوط به تعداد خطوط مشخص شوند. jrx_sh_err_status باید باشد فیلدهای بیت در jrx_sh_err_status، sh_unlock_err، rx_gb_overflow_err، rx_gb_underflow_err، invalid_sync_header، src_rx_alarm، syspll_lock_err، و cdr_locked_err را بررسی می کند.
SHA.2	بعد از اینکه قفل سرصفحه همگام‌سازی به دست آمد (یا در مرحله تراز چند بلوکی توسعه‌یافته) و پایدار، وضعیت قفل سرصفحه همگام‌سازی را بررسی کنید.	invalid_sync_header برای وضعیت قفل Sync Header از رجیستر (0x60[8]) خوانده می شود.	وضعیت invalid_sync_header باید 0 باشد.

تراز چند بلوکی توسعه یافته (EMBA)

جدول 2. موارد آزمایش تراز چند بلوکی توسعه یافته

مورد تست		هدف		توضیحات		معیارهای قبولی
EMBA.1		بررسی کنید که آیا Extended Multiblock Lock فقط پس از تأیید Sync Header Lock اعمال می شود یا خیر.		سیگنال های زیر از طریق ثبات ها خوانده می شوند:		مقدار EMB_Locked_1 باید برابر با 1 مربوط به هر خط باشد. EMB_Lock_err باید 0 باشد.

	مورد تست		هدف		توضیحات		معیارهای قبولی
					EMB_Locked_1 از رجیستر rx_status5 (0x94) خوانده می شود. EMB_Lock_err از رجیستر rx_err_status (0x60[19]) خوانده می شود.
	EMBA.2		بررسی کنید که آیا وضعیت Extended Multiblock Lock پایدار است (بعد از قفل چند بلوکی طولانی یا تا زمانی که بافر الاستیک آزاد شود) همراه با عدم وجود چند بلوک نامعتبر.		invalid_eomb_eoemb از رجیستر rx_err_status (0x60[10:9]) خوانده می شود.		invalid_eomb_eoemb باید "00" باشد.
	EMBA.3		تراز خط را بررسی کنید.		مقادیر زیر از رجیسترها خوانده می شود: elastic_buf_over_flow از رجیستر rx_err_status (0x60[20]) خوانده می شود. elastic_buf_full از رجیستر rx_status6 (0x98) خوانده می شود.		elastic_buf_over_flow باید 0 باشد. مقدار elastic_buf_full باید برابر با 1 مربوط به هر خط باشد.

لایه انتقال گیرنده (TL)
برای بررسی یکپارچگی داده جریان داده محموله از طریق گیرنده (RX) JESD204C Intel FPGA IP و لایه انتقال، ADC به r پیکربندی شده است.amp/الگوی تست PRBS. ADC همچنین قرار است با همان پیکربندی که در IP JESD204C Intel FPGA تنظیم شده است، کار کند. rampجستجوگر /PRBS در پارچه FPGA r را بررسی می کندamp/ یکپارچگی داده PRBS برای یک دقیقه. RX JESD204C Intel FPGA IP register rx_err به طور مداوم برای مقدار صفر به مدت یک دقیقه نظرسنجی می شود.
شکل زیر تنظیمات تست مفهومی برای بررسی یکپارچگی داده ها را نشان می دهد.

شکل 3. بررسی یکپارچگی داده ها با استفاده از Ramp/PRBS15 Checker

جدول 3. موارد تست لایه انتقال

مورد تست

هدف

توضیحات

معیارهای قبولی

TL.1

نگاشت لایه انتقال کانال داده را با استفاده از r بررسی کنیدamp الگوی تست

Data_mode روی R تنظیم شده استamp_حالت.

سیگنال های زیر از طریق ثبات ها خوانده می شوند:

crc_err از وضعیت rx_err_status (0x60[14]) خوانده می شود.
jrx_patchk_data_error از رجیستر tst_err0 خوانده می شود.

crc_err برای عبور باید کم باشد.
jrx_patchk_data_error باید کم باشد.

TL.2

نگاشت لایه انتقال کانال داده را با استفاده از الگوی آزمایشی PRBS15 بررسی کنید.

Data_mode روی prbs_mode تنظیم شده است.

مقادیر زیر از رجیسترها خوانده می شود:

crc_err از وضعیت rx_err_status (0x60[14]) خوانده می شود.
jrx_patchk_data_error از رجیستر tst_err0 خوانده می شود.

crc_err برای عبور باید کم باشد.
jrx_patchk_data_error باید کم باشد.

JESD204C اینتل FPGA IP و تنظیمات ADC
پارامترهای IP JESD204C Intel FPGA (L، M و F) در این پرداخت سخت افزاری به طور بومی توسط دستگاه AD9081 پشتیبانی می شوند. نرخ داده فرستنده گیرنده، sampساعت لینگ و سایر پارامترهای JESD204C با شرایط عملیاتی AD908D1 مطابقت دارند.
تست پرداخت سخت افزار IP JESD204C Intel FPGA را با پیکربندی پارامتر زیر پیاده سازی می کند.

تنظیم جهانی برای همه پیکربندی ها:

E = 1

CF = 0
CS = 0
زیر کلاس = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

ساعت مدیریت FPGA (MHz) = 100

نتایج آزمون
جدول زیر شامل نتایج احتمالی و تعریف آنها می باشد.

جدول 4. تعریف نتایج

نتیجه	تعریف
گذر	دستگاه تحت آزمایش (DUT) برای نشان دادن رفتار سازگار مشاهده شد.
با نظرات عبور کنید	مشاهده شد که DUT رفتار سازگارانه نشان می دهد. با این حال، توضیح اضافی از وضعیت گنجانده شده است (مثلاًample: به دلیل محدودیت زمانی، تنها بخشی از آزمایش انجام شد).

نتیجه	تعریف
شکست	مشاهده شد که DUT رفتاری ناسازگار از خود نشان می‌دهد.
هشدار	مشاهده شد که DUT رفتاری را نشان می‌دهد که توصیه نمی‌شود.
به نظرات مراجعه کنید	از مشاهدات، یک قبولی یا شکست معتبر مشخص نشد. توضیح اضافی از وضعیت گنجانده شده است.

جدول زیر نتایج مربوط به موارد آزمایشی SHA.1، SHA.2، EMBA.1، EMBA.2، EMBA.3، TL.1 و TL.2 را با مقادیر مربوط به L، M، F، نرخ داده، s نشان می دهد.ampساعت لینگ، ساعت پیوند و فرکانس های SYSREF.

جدول 5. نتایج برای موارد آزمایشی SHA.1، SHA.2، EMBA.1، EMBA.2، EMBA.3، TL.1، و TL.2

خیر	L	M	F	S	HD	E	N	NP	ADC Sampساعت لینگ (MHz)	ساعت دستگاه FPGA (MHz)	FPGA ساعت فریم (MHz)	FPGA ساعت پیوند (MHz)	نرخ خط (Gbps)	نتیجه
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	پاس

نظرات نتیجه آزمون
در هر مورد آزمایشی، IP RX JESD204C Intel FPGA با موفقیت هم‌ترازی هدر همگام‌سازی، هم‌ترازی چند بلوکی گسترده و تا فاز داده‌های کاربر را برقرار می‌کند.
هیچ مشکل یکپارچگی داده توسط R مشاهده نمی شودamp و جستجوگر PRBS برای پیکربندی‌های JESD که تمام خطوط فیزیکی را پوشش می‌دهد، همچنین هیچ بررسی چرخه‌ای افزونگی (CRC) و خطای برابری فرمان مشاهده نمی‌شود.
در طول چرخه های برق خاص، ممکن است خطای خط خطی با تنظیمات پارامتر ظاهر شود. برای جلوگیری از این خطا، مقادیر افست LEMC باید برنامه ریزی شوند یا می توانید با روش جابجایی کالیبراسیون آن را خودکار کنید. برای اطلاعات بیشتر در مورد مقادیر قانونی آفست LEMC، به مکانیسم تنظیم RBD در راهنمای کاربر F-tile JESD204C IP مراجعه کنید.

اطلاعات مرتبط
مکانیسم تنظیم RBD

خلاصه
این گزارش اعتبار JESD204C Intel FPGA IP و رابط الکتریکی PHY را با دستگاه AD9081/9082 (R2 Silicon) تا سرعت 24.75 گیگابیت در ثانیه برای ADC نشان می دهد. پیکربندی کامل و راه‌اندازی سخت‌افزار نشان داده شده است تا اطمینان را در قابلیت همکاری و عملکرد دو دستگاه فراهم کند.

تاریخچه بازنگری سند برای AN 927: JESD204C Intel FPGA IP و ADI AD9081 MxFE* ADC گزارش قابلیت همکاری برای دستگاه های Intel Agilex F-Tile

نسخه سند	تغییرات
2022.04.25	انتشار اولیه

AN 876: JESD204C Intel® FPGA IP و ADI AD9081 MxFE* ADC گزارش قابلیت همکاری برای دستگاه های Intel® Agilex® F-Tile

اسناد / منابع

گزارش قابلیت همکاری intel JESD204C Intel FPGA IP و ADI AD9081 MxFE ADC [pdfراهنمای کاربر
JESD204C اینتل FPGA IP و ADI AD9081 MxFE ADC گزارش تعامل، JESD204C، Intel FPGA IP و ADI AD9081 MxFE ADC گزارش تعامل

مراجع

راهنمای کاربر