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1 JESD204C Intel FPGA IP および ADI AD9081 MxFE ADC 相互運用性レポート
2 製品情報
3 製品使用説明書
4 JESD204C Intel® FPGA IP と ADI AD9081 MxFE* ADC の Intel® Agilex™ F タイル デバイス向け相互運用性レポート
4.1 システムの説明
5 ドキュメント / リソース
5.1 参考文献

インテルのロゴ

JESD204C Intel FPGA IP および ADI AD9081 MxFE ADC 相互運用性レポート

JESD204C-Intel-FPGA-IP-およびADI-AD9081-MxF- ADC相互運用性レポート-製品イメージ

製品情報

ユーザー マニュアルで言及されている製品は、JESD204C Intel FPGA IP です。これは、Intel Agilex I シリーズ F タイル デモ ボードおよび ADI AD9081-FMCA-EBZ EVM と組み合わせて使用​​されるハードウェア コンポーネントです。IP はデュプレックス モードでインスタンス化されますが、受信パスのみが使用されます。375 MHz のリンク クロックと 375 MHz のフレーム クロックを生成します。ADC 相互運用性テストのハードウェア セットアップを図 1 に示します。IP では、JESD204C Intel FPGA IP デバイス クロックを供給するクロック ジェネレータによって SYSREF が提供される必要があります。

製品使用説明書

ハードウェアのセットアップ
JESD204C Intel FPGA IP を使用するためにハードウェアをセットアップするには、次の手順に従います。

  1. ADI AD9081-FMCA-EBZ EVM を Intel Agilex I シリーズ F タイル デモ ボードの FMC+ コネクタに接続します。
  2. SYSREF 信号が、JESD204C Intel FPGA IP デバイス クロックのソースとなるクロック ジェネレータによって提供されることを確認します。

システムの説明
システム レベルの図は、この設計でさまざまなモジュールがどのように接続されているかを示しています。これには、Intel Agilex-I F タイル デモ ボード、Intel Agilex F タイル デバイス、トップレベル RTL、プラットフォーム デザイナー システム、パターン ジェネレーター、パターン チェッカー、F タイル JESD204C デュプレックス IP コア、およびさまざまなクロックとインターフェイスが含まれます。

相互運用性方法論
受信側データリンク層
このテスト領域は、同期ヘッダーアライメント（SHA）と拡張マルチブロックアライメント（EMBA）のテストケースをカバーしています。JESD204C Intel FPGA IPは、テスト中にデータリンク層からレジスタを読み取り、ログに書き込みます。 files を検査し、TCL スクリプトを通じて基準を満たしているかどうかを確認します。

JESD204C Intel® FPGA IP と ADI AD9081 MxFE* ADC の Intel® Agilex™ F タイル デバイス向け相互運用性レポート

JESD204C Intel® FPGA IP は、高速ポイントツーポイント シリアル インターフェイスの知的財産 (IP) です。
JESD204C Intel FPGA IP は、いくつかの選択された JESD204C 準拠のアナログ - デジタル コンバーター (ADC) デバイスを使用してハードウェア テストされています。
このレポートでは、JESD204C Intel FPGA IP と Analog Devices Inc. (ADI) の AD9081 ミックスド シグナル フロント エンド (MxFE*) 評価モジュール (EVM) との相互運用性について説明します。次のセクションでは、ハードウェア チェックアウトの方法とテスト結果について説明します。

関連情報
F タイル JESD204C Intel FPGA IP ユーザーガイド

ハードウェアおよびソフトウェアの要件
相互運用性テストには、次のハードウェアおよびソフトウェアツールが必要です。ハードウェア

  • Intel Agilex™ I シリーズ F タイル デモ ボード (AGIB027R29A1E2VR0) および 12V 電源アダプター
  • アナログ・デバイセズ (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ、Rev C)
  • Skywork Si5345-D 評価ボード (Si5345-D-EVB)
  • SMA オスから SMP オス
  • SMP オス - SMP ケーブル

ソフトウェア

  • Intel Quartus® Prime Pro Edition ソフトウェア バージョン 21.4
  • AD9081_API バージョン 1.1.0 以降 (Linux アプリケーション、AD9081 EVM 構成に必要)

関連情報

  • AD9081/AD9082 システム開発ユーザーガイド
  • Skyworks Si5345-D 評価ボード ユーザー ガイド

ハードウェアのセットアップ
JESD204C Intel FPGA IP はデュプレックス モードでインスタンス化されますが、受信パスのみが使用されます。FCLK_MULP =1、WIDTH_MULP = 8、S = 1 の場合、コア PLL は 375 MHz のリンク クロックと 375 MHz のフレーム クロックを生成します。
Intel Agilex I シリーズ F タイル デモ ボードは、開発ボードの FMC+ コネクタに接続された ADI AD9081-FMCA-EBZ EVM とともに使用されます。ADC 相互運用性テストのハードウェア セットアップは、ハードウェア セットアップ図に示されています。- • AD9081-FMCA-EBZ EVM は、FMC+ コネクタを介して Intel Agilex I シリーズ F タイル デモ ボードから電力を供給されます。

  • F タイル トランシーバーと JESD204C Intel FPGA IP コア PLL リファレンス クロックは、SMA から SMP ケーブルを介して Si5345-D-EVB によって供給されます。Agilex-I F タイル デモ ボードで MUX_DIP_SW0 をハイに設定して、U22 が SMP ケーブルに接続されている CLKIN1 を取得できるようにします。
  • Si5345-D-EVB は、SMP から SMP へのケーブルを介して、AD7044 EVM に搭載されている HMC9081 プログラマブル クロック ジェネレータにリファレンス クロックを提供します。
  • JESD204C Intel FPGA IP コアの管理クロックは、Intel Agilex I シリーズ F タイル デモ ボードに搭載されている Silicon Labs Si5332 プログラマブル クロック ジェネレーターによって供給されます。
  • HMC7044プログラマブルクロックジェネレータは、AD9081デバイスの基準クロックを提供します。AD9081デバイスに搭載されている位相ロックループ（PLL）は、必要なADCクロックを生成します。ampデバイスの参照クロックからのリングクロック。
  • サブクラス 1 の場合、HMC7044 クロック ジェネレーターは、FMC+ コネクタを介して AD9081 デバイスおよび JESD204C Intel FPGA IP の SYSREF 信号を生成します。

いいえte: Intel は、JESD204C Intel FPGA IP デバイス クロックを供給するクロック ジェネレーターによって SYSREF を提供することを推奨しています。

JESD204C-Intel-FPGA-IP-およびADI-AD9081-MxF- ADC相互運用性レポート-01

システムの説明

次のシステム レベルの図は、この設計でさまざまなモジュールがどのように接続されているかを示しています。

図2. システム図 JESD204C-Intel-FPGA-IP-およびADI-AD9081-MxF- ADC相互運用性レポート-02

注記:

  1. M はコンバーターの数です。
  2. Sは送信されたsの数であるampコンバーターあたりフレームあたりファイル数。
  3. WIDTH_MULP は、アプリケーション層とトランスポート層間のデータ幅乗数です。
  4. N はコンバータあたりの変換ビット数です。
  5. CSは変換あたりの制御ビット数です。ampレ。

この設定では、例えばampL = 8、M = 4、F = 1 の場合、トランシーバー レーンのデータ レートは 24.75 Gbps になります。
Si5332 OUT1 は、mgmt_clk に 100 MHz クロックを生成します。Si5345-D-EVB は、375 MHz と 100 MHz の 375 つのクロック周波数を生成します。19 MHz は、J204 SMA ポートを介して Intel Agilex I シリーズ F タイル デモ ボードの組み込みマルチプレクサに供給されます。組み込みマルチプレクサの出力クロックは、F タイル トランシーバ リファレンス クロック (refclk_xcvr) と JESD100C Intel FPGA IP コア PLL リファレンス クロック (refclk_core) を駆動します。Si5345-D-EVB からの 7044 MHz は、AD9081 EVM にある HMCXNUMX プログラマブル クロック ジェネレータにクロック入力として接続されます。
(EXT_HMCREF)。

HCM7044 は、FMC コネクタを介して 11.71875 MHz の定期的な SYSREF 信号を生成します。
JESD204C Intel FPGA IP はデュプレックス モードでインスタンス化されますが、受信パスのみが使用されます。

相互運用性方法論
次のセクションでは、テストの目的、手順、合格基準について説明します。テストでは、次の領域がカバーされます。

  • 受信側データリンク層
  • 受信側トランスポート層

受信側データリンク層
このテスト領域では、同期ヘッダー アライメント (SHA) と拡張マルチブロック アライメント (EMBA) のテスト ケースをカバーします。
リンクの起動時に、レシーバーのリセット後、JESD204C Intel FPGA IPはデバイスから送信される同期ヘッダーストリームの検索を開始します。データリンク層からの次のレジスタはテスト中に読み取られ、ログに書き込まれます。 files であり、TCL スクリプトを通じて基準を満たすかどうかが検証されます。

関連情報
F タイル JESD204C Intel FPGA IP ユーザーガイド

同期ヘッダーアライメント (SHA)
表1. 同期ヘッダーアライメントのテストケース

テストケース 客観的 説明 合格基準
SHA.1 リセット シーケンスの完了後に Sync Header Lock がアサートされているかどうかを確認します。 レジスタから読み取られる信号は次のとおりです。
  • CDR_Lock は rx_status3 (0x8C) レジスタから読み取られます。
  • SH_Lockedはrx_status4（0x90）レジスタから読み取られます。
  • jrx_sh_err_status は rx_err_status (0x60) レジスタから読み取られます。
  • CDR_Lock と SH_LOCK は、レーンの数に応じてハイにアサートされる必要があります。
  • jrx_sh_err_statusは
  •  jrx_sh_err_status のビット フィールドは、sh_unlock_err、rx_gb_overflow_err、rx_gb_underflow_err、invalid_sync_header、src_rx_alarm、syspll_lock_err、および cdr_locked_err をチェックします。
SHA.2 同期ヘッダー ロックが達成され (または拡張マルチブロック アライメント フェーズ中) 安定した後、同期ヘッダー ロックのステータスを確認します。 invalid_sync_headerは、レジスタ（0x60[8]）から同期ヘッダーのロックステータスとして読み取られます。 invalid_sync_header ステータスは 0 である必要があります。

拡張マルチブロックアライメント (EMBA)

表2. 拡張マルチブロックアライメントテストケース

テストケース 客観的 説明 合格基準  
EMBA.1 同期ヘッダー ロックのアサート後にのみ拡張マルチブロック ロックがアサートされているかどうかを確認します。 次の信号はレジスタを通じて読み取られます。
  • EMB_Locked_1 の値は、各レーンに対応する 1 に等しくなければなりません。EMB_Lock_err は 0 にする必要があります。
  
 
  テストケース 客観的 説明 合格基準
     
  • EMB_Locked_1 は rx_status5 (0x94) レジスタから読み取られます。
  • EMB_Lock_errはrx_err_status（0x60[19]）レジスタから読み取られます。
  
  EMBA.2 拡張マルチブロック ロックの状態が安定しているかどうか (拡張マルチブロック ロック後、またはエラスティック バッファーが解放されるまで)、および無効なマルチブロックがないかどうかを確認します。 invalid_eomb_eoembはrx_err_status（0x60[10:9]）レジスタから読み取られます。 invalid_eomb_eoemb は「00」である必要があります。
  EMBA.3 車線の位置合わせを確認してください。 レジスタから次の値が読み取られます。
  • elastic_buf_over_flowはrx_err_status（0x60[20]）レジスタから読み取られます。
  • elastic_buf_full は rx_status6 (0x98) レジスタから読み取られます。
  • elastic_buf_over_flow は 0 である必要があります。
  • elastic_buf_full 値は、各レーンに対応する 1 に等しくなければなりません。

受信側トランスポート層 (TL)
レシーバー（RX）JESD204C Intel FPGA IPとトランスポート層を介したペイロードデータストリームのデータ整合性をチェックするために、ADCはrに設定されます。amp/PRBSテストパターン。ADCもJESD204C Intel FPGA IPと同じ構成で動作するように設定されています。ampFPGAファブリック内のPRBSチェッカーは、rをチェックしますamp/PRBS データの整合性を 204 分間テストします。RX JESDXNUMXC Intel FPGA IP レジスタ rx_err は、XNUMX 分間、ゼロ値が継続的にポーリングされます。
下の図は、データ整合性チェックの概念的なテスト設定を示しています。

図3. Rを使用したデータ整合性チェックamp/PRBS15 チェッカー

JESD204C-Intel-FPGA-IP-およびADI-AD9081-MxF- ADC相互運用性レポート-03

表3. トランスポート層のテストケース

テストケース 客観的 説明 合格基準
TL.1 rを使用してデータチャネルのトランスポート層マッピングを確認します。amp テストパターン。 Data_modeはRに設定されていますamp_モード。

次の信号はレジスタを通じて読み取られます。

  • crc_errはrx_err_status（0x60[14]）から読み取られます。
  •  jrx_patchk_data_error は tst_err0 レジスタから読み取られます。
  • 合格するには crc_err が低くなければなりません。
  • jrx_patchk_data_error は低いはずです。
TL.2 PRBS15 テスト パターンを使用して、データ チャネルのトランスポート層マッピングを確認します。 Data_mode は prbs_mode に設定されています。

レジスタから次の値が読み取られます。

  • crc_errはrx_err_status（0x60[14]）から読み取られます。
  • jrx_patchk_data_error は tst_err0 レジスタから読み取られます。
  • 合格するには crc_err が低くなければなりません。
  • jrx_patchk_data_error は低いはずです。

JESD204C Intel FPGA IPおよびADC構成
このハードウェアチェックアウトのJESD204C Intel FPGA IPパラメータ（L、M、F）は、AD9081デバイスによってネイティブにサポートされています。トランシーバデータレート、sampリングクロックおよびその他の JESD204C パラメータは AD908D1 の動作条件に準拠しています。
ハードウェア チェックアウト テストでは、次のパラメータ構成で JESD204C Intel FPGA IP を実装します。

すべての構成のグローバル設定:

  • E = 1
  • CF = 0
  • CS = 0
  • サブクラス = 1
  • FCLK_MULP = 1
  • 幅_マルチプル = 8
  • SH_CONFIG = CRC-12
  • FPGA管理クロック（MHz）= 100

テスト結果
次の表には、考えられる結果とその定義が記載されています。

表4. 結果の定義

結果 意味
合格 テスト対象デバイス (DUT) が適合した動作を示すことが確認されました。
コメント付きPASS DUTは適合動作を示すことが観察されました。ただし、状況の追加説明が含まれています（例：amp注: 時間制限のため、テストは一部しか実行されませんでした。
結果 意味
失敗 DUT が非適合動作を示すことが観察されました。
警告 DUT が推奨されない動作を示すことが確認されました。
コメントを参照 観察結果から、有効な合格または不合格を判定できませんでした。状況の追加説明が含まれています。

次の表は、SHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1、TL.2のテストケースの結果と、それぞれのL、M、F、データレート、sの値を示しています。ampリングクロック、リンククロック、および SYSREF 周波数。

表5. テストケースSHA.1、SHA.2、EMBA.1、EMBA.2、EMBA.3、TL.1、TL.2の結果

いいえ。 L M F S HD E N NP アドバンスト

Sampリングクロック (MHz)

 FPGAデバイスクロック（MHz） プログラマブルロジック

フレームクロック (MHz)

 プログラマブルロジック

リンククロック (MHz)

 レーンレート (Gbps) 結果
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 合格

テスト結果コメント
各テストケースでは、RX JESD204C Intel FPGA IP が同期ヘッダー アライメント、拡張マルチブロック アライメント、およびユーザー データ フェーズまでを正常に確立します。
Rではデータの整合性の問題は観察されないamp すべての物理レーンをカバーする JESD 構成の PRBS チェッカーでは、巡回冗長検査 (CRC) やコマンド パリティ エラーも発生しません。
特定の電源サイクル中に、パラメータ設定でレーン デスキュー エラーが発生する場合があります。このエラーを回避するには、LEMC オフセット値をプログラムするか、キャリブレーション スイープ手順でこれを自動化する必要があります。LEMC オフセットの有効な値の詳細については、F タイル JESD204C IP ユーザー ガイドの RBD チューニング メカニズムを参照してください。

関連情報
RBD チューニングメカニズム

まとめ
このレポートでは、最大 204 Gbps の ADC 向け AD9081/9082 (R2 シリコン) デバイスを使用した JESD24.75C Intel FPGA IP および PHY 電気インターフェイスの検証を示します。完全な構成とハードウェア セットアップが示されており、XNUMX つのデバイスの相互運用性とパフォーマンスに信頼性がもたらされます。

AN 927: JESD204C Intel FPGA IP および ADI AD9081 MxFE* ADC の Intel Agilex F タイル デバイス向け相互運用性レポートのドキュメント改訂履歴

ドキュメントバージョン 変更点
2022.04.25 初回リリース。

AN 876: JESD204C Intel® FPGA IP と ADI AD9081 MxFE* ADC の Intel® Agilex® F タイル デバイス向け相互運用性レポート

ドキュメント / リソース

intel JESD204C Intel FPGA IP と ADI AD9081 MxFE ADC 相互運用性レポート [pdf] ユーザーガイド
JESD204C Intel FPGA IP と ADI AD9081 MxFE ADC の相互運用性レポート、JESD204C、Intel FPGA IP と ADI AD9081 MxFE ADC の相互運用性レポート

参考文献

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