বিষয়বস্তু লুকান
1 JESD204C Intel FPGA IP এবং ADI AD9081 MxFE ADC ইন্টারঅপারেবিলিটি রিপোর্ট
2 পণ্য তথ্য
3 পণ্য ব্যবহারের নির্দেশাবলী
4 JESD204C Intel® FPGA IP এবং ADI AD9081 MxFE* Intel® Agilex™ F-টাইল ডিভাইসগুলির জন্য ADC আন্তঃকার্যক্ষমতা রিপোর্ট
4.1 সিস্টেমের বিবরণ
5 দলিল/সম্পদ
5.1 তথ্যসূত্র

ইন্টেল-লোগো

JESD204C Intel FPGA IP এবং ADI AD9081 MxFE ADC ইন্টারঅপারেবিলিটি রিপোর্ট

JESD204C-Intel-FPGA-IP-এবং-ADI-AD9081-MxF- ADC-ইন্টারঅপারেবিলিটি-রিপোর্ট-প্রোডাক্ট-ইমেজ

পণ্য তথ্য

ব্যবহারকারীর ম্যানুয়ালটিতে উল্লেখ করা পণ্যটি হল JESD204C Intel FPGA IP। এটি একটি হার্ডওয়্যার উপাদান যা Intel Agilex I-Series F-Tile Demo Board এবং ADI AD9081-FMCA-EBZ EVM-এর সাথে একত্রে ব্যবহৃত হয়। আইপি ডুপ্লেক্স মোডে ইনস্ট্যান্ট করা হয় কিন্তু শুধুমাত্র রিসিভার পাথ ব্যবহার করা হয়। এটি একটি 375 MHz লিঙ্ক ঘড়ি এবং একটি 375 MHz ফ্রেম ঘড়ি তৈরি করে। ADC আন্তঃঅপারেবিলিটি পরীক্ষার জন্য হার্ডওয়্যার সেটআপ চিত্র 1-এ দেখানো হয়েছে। IP-এর জন্য SYSREF ক্লক জেনারেটর দ্বারা সরবরাহ করা প্রয়োজন যেটি JESD204C ইন্টেল FPGA IP ডিভাইস ঘড়ির উৎস।

পণ্য ব্যবহারের নির্দেশাবলী

হার্ডওয়্যার সেটআপ
JESD204C Intel FPGA IP ব্যবহার করার জন্য হার্ডওয়্যার সেট আপ করতে, এই পদক্ষেপগুলি অনুসরণ করুন:

  1. ADI AD9081-FMCA-EBZ EVM কে Intel Agilex I-Series F-Tile ডেমো বোর্ডের FMC+ সংযোগকারীর সাথে সংযুক্ত করুন৷
  2. নিশ্চিত করুন যে SYSREF সংকেতটি ঘড়ি জেনারেটর দ্বারা সরবরাহ করা হয়েছে যা JESD204C Intel FPGA IP ডিভাইস ঘড়ির উত্স করে৷

সিস্টেমের বিবরণ
সিস্টেম-স্তরের ডায়াগ্রাম দেখায় কিভাবে এই ডিজাইনে বিভিন্ন মডিউল সংযুক্ত আছে। এতে ইন্টেল এজিলেক্স-আই এফ-টাইল ডেমো বোর্ড, ইন্টেল অ্যাজিলেক্স এফ-টাইল ডিভাইস, টপ-লেভেল আরটিএল, প্ল্যাটফর্ম ডিজাইনার সিস্টেম, প্যাটার্ন জেনারেটর, প্যাটার্ন চেকার, এফ-টাইল JESD204C ডুপ্লেক্স আইপি কোর এবং বিভিন্ন ঘড়ি এবং ইন্টারফেস অন্তর্ভুক্ত রয়েছে।

ইন্টারঅপারেবিলিটি পদ্ধতি
রিসিভার ডেটা লিঙ্ক লেয়ার
এই পরীক্ষার ক্ষেত্রটি সিঙ্ক হেডার অ্যালাইনমেন্ট (SHA) এবং এক্সটেন্ডেড মাল্টিব্লক অ্যালাইনমেন্ট (EMBA) এর পরীক্ষার ক্ষেত্রে কভার করে। JESD204C ইন্টেল এফপিজিএ আইপি পরীক্ষার সময় ডেটা লিঙ্ক স্তর থেকে রেজিস্টারগুলি পড়ে, সেগুলি লগে লেখে files, এবং TCL স্ক্রিপ্টের মাধ্যমে মানদণ্ড পাস করার জন্য তাদের যাচাই করে।

JESD204C Intel® FPGA IP এবং ADI AD9081 MxFE* Intel® Agilex™ F-টাইল ডিভাইসগুলির জন্য ADC আন্তঃকার্যক্ষমতা রিপোর্ট

JESD204C Intel® FPGA IP হল একটি উচ্চ-গতির পয়েন্ট-টু-পয়েন্ট সিরিয়াল ইন্টারফেস ইন্টেলেকচুয়াল প্রপার্টি (IP)।
JESD204C ইন্টেল FPGA আইপি বেশ কয়েকটি নির্বাচিত JESD204C কমপ্লায়েন্ট এনালগ-টু-ডিজিটাল কনভার্টার (ADC) ডিভাইসের সাথে হার্ডওয়্যার-পরীক্ষিত হয়েছে।
এই প্রতিবেদনটি এনালগ ডিভাইস ইনকর্পোরেটেড (এডিআই) থেকে AD204 মিক্সড সিগন্যাল ফ্রন্ট এন্ড (MxFE*) মূল্যায়ন মডিউল (EVM) সহ JESD9081C Intel FPGA IP-এর আন্তঃকার্যযোগ্যতা তুলে ধরে। নিম্নলিখিত বিভাগগুলি হার্ডওয়্যার চেকআউট পদ্ধতি এবং পরীক্ষার ফলাফল বর্ণনা করে।

সম্পর্কিত তথ্য
F-টাইল JESD204C ইন্টেল FPGA IP ব্যবহারকারী গাইড

হার্ডওয়্যার এবং সফ্টওয়্যার প্রয়োজনীয়তা
ইন্টারঅপারেবিলিটি পরীক্ষার জন্য নিম্নলিখিত হার্ডওয়্যার এবং সফ্টওয়্যার সরঞ্জামগুলির প্রয়োজন: হার্ডওয়্যার

  • 027V পাওয়ার অ্যাডাপ্টারের সাথে Intel Agilex™ I-Series F-টাইল ডেমো বোর্ড (AGIB29R1A2E0VR12)
  • এনালগ ডিভাইস (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • স্কাইওয়ার্ক Si5345-D মূল্যায়ন বোর্ড (Si5345-D-EVB)
  • SMA পুরুষ থেকে SMP পুরুষ
  • SMP পুরুষ থেকে SMP তারের

সফটওয়্যার

  • ইন্টেল কোয়ার্টাস® প্রাইম প্রো সংস্করণ সফ্টওয়্যার সংস্করণ 21.4
  • AD9081_API সংস্করণ 1.1.0 বা নতুন (Linux অ্যাপ্লিকেশন, AD9081 EVM কনফিগারেশনের জন্য প্রয়োজনীয়)

সম্পর্কিত তথ্য

  • AD9081/AD9082 সিস্টেম ডেভেলপমেন্ট ইউজার গাইড
  • Skyworks Si5345-D মূল্যায়ন বোর্ড ব্যবহারকারীর নির্দেশিকা

হার্ডওয়্যার সেটআপ
JESD204C ইন্টেল এফপিজিএ আইপি ডুপ্লেক্স মোডে তাত্ক্ষণিক করা হয়েছে কিন্তু শুধুমাত্র রিসিভার পাথ ব্যবহার করা হয়। FCLK_MULP =1, WIDTH_MULP = 8, S = 1, মূল PLL একটি 375 MHz লিঙ্ক ঘড়ি এবং একটি 375 MHz ফ্রেম ঘড়ি তৈরি করে।
একটি Intel Agilex I-Series F-Tile Demo Board ব্যবহার করা হয় ADI AD9081-FMCA-EBZ EVM এর সাথে ডেভেলপমেন্ট বোর্ডের FMC+ সংযোগকারীর সাথে সংযুক্ত। ADC আন্তঃঅপারেবিলিটি পরীক্ষার জন্য হার্ডওয়্যার সেটআপ হার্ডওয়্যার সেটআপ চিত্রে দেখানো হয়েছে৷- • AD9081-FMCA-EBZ EVM FMC+ সংযোগকারীর মাধ্যমে Intel Agilex I-Series F-Tile Demo Board থেকে পাওয়ার প্রাপ্ত করে৷

  • F-টাইল ট্রান্সসিভার এবং JESD204C ইন্টেল FPGA IP কোর PLL রেফারেন্স ঘড়ি SMA থেকে SMP তারের মাধ্যমে Si5345-D-EVB দ্বারা সরবরাহ করা হয়। SMP তারের সাথে সংযুক্ত U0 CLKIN22 নিচ্ছে তা নিশ্চিত করতে Agilex-I F-টাইল ডেমো বোর্ডের উপরে MUX_DIP_SW1 সেট করুন।
  • Si5345-D-EVB SMP থেকে SMP তারের মাধ্যমে AD7044 EVM-এ উপস্থিত HMC9081 প্রোগ্রামেবল ঘড়ি জেনারেটরে একটি রেফারেন্স ঘড়ি প্রদান করে।
  • JESD204C ইন্টেল এফপিজিএ আইপি কোরের ব্যবস্থাপনা ঘড়িটি ইন্টেল এজিলেক্স আই-সিরিজ এফ-টাইল ডেমো বোর্ডে উপস্থিত সিলিকন ল্যাবস Si5332 প্রোগ্রামেবল ক্লক জেনারেটর দ্বারা সরবরাহ করা হয়।
  • HMC7044 প্রোগ্রামেবল ক্লক জেনারেটর AD9081 ডিভাইস রেফারেন্স ঘড়ি প্রদান করে। AD9081 ডিভাইসে উপস্থিত ফেজ-লকড লুপ (PLL) কাঙ্খিত ADC তৈরি করেampডিভাইস রেফারেন্স ঘড়ি থেকে ling ঘড়ি।
  • সাবক্লাস 1-এর জন্য, HMC7044 ঘড়ি জেনারেটর AD9081 ডিভাইসের জন্য এবং FMC+ সংযোগকারীর মাধ্যমে JESD204C Intel FPGA IP-এর জন্য SYSREF সংকেত তৈরি করে।

নাtই: ইন্টেল ক্লক জেনারেটর দ্বারা SYSREF সরবরাহ করার সুপারিশ করে যা JESD204C Intel FPGA IP ডিভাইস ঘড়ির উত্স করে।

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF- ADC-ইন্টারঅপারেবিলিটি-রিপোর্ট-01

সিস্টেমের বিবরণ

নিম্নলিখিত সিস্টেম-স্তরের চিত্রটি দেখায় যে কীভাবে এই ডিজাইনে বিভিন্ন মডিউল সংযুক্ত রয়েছে।

চিত্র 2। সিস্টেম ডায়াগ্রাম JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF- ADC-ইন্টারঅপারেবিলিটি-রিপোর্ট-02

নোট:

  1. M হল রূপান্তরকারীর সংখ্যা।
  2. S হল প্রেরিত s সংখ্যাampফ্রেম প্রতি কনভার্টার প্রতি লেস।
  3. WIDTH_MULP হল অ্যাপ্লিকেশন স্তর এবং পরিবহন স্তরের মধ্যে ডেটা প্রস্থ গুণক৷
  4. N হল প্রতি রূপান্তরকারী রূপান্তর বিটের সংখ্যা।
  5. CS হল প্রতি রূপান্তর s কন্ট্রোল বিটের সংখ্যাampলেস

এই সেটআপে, প্রাক্তন জন্যample L = 8, M = 4, এবং F = 1, ট্রান্সসিভার লেনের ডেটা রেট হল 24.75 Gbps।
Si5332 OUT1 mgmt_clk থেকে 100 MHz ঘড়ি তৈরি করে। Si5345-D-EVB দুটি ঘড়ির ফ্রিকোয়েন্সি তৈরি করে, 375 MHz এবং 100 MHz। 375 MHz J19 SMA পোর্টের মাধ্যমে Intel Agilex I-Series F-টাইল ডেমো বোর্ডে এমবেডেড মাল্টিপ্লেক্সারে সরবরাহ করা হয়। এমবেডেড মাল্টিপ্লেক্সারের আউটপুট ঘড়ি F-টাইল ট্রান্সসিভার রেফারেন্স ক্লক (refclk_xcvr) এবং JESD204C ইন্টেল FPGA IP কোর PLL রেফারেন্স ক্লক (refclk_core) চালায়। Si100-D-EVB থেকে 5345 মেগাহার্টজ ঘড়ির ইনপুট হিসাবে AD7044 ইভিএমে উপস্থিত HMC9081 প্রোগ্রামেবল ঘড়ি জেনারেটরের সাথে সংযুক্ত।
(EXT_HMCREF)।

HCM7044 FMC সংযোগকারীর মাধ্যমে 11.71875 MHz এর একটি পর্যায়ক্রমিক SYSREF সংকেত তৈরি করে।
JESD204C ইন্টেল এফপিজিএ আইপি ডুপ্লেক্স মোডে তাত্ক্ষণিক করা হয়েছে কিন্তু শুধুমাত্র রিসিভার পাথ ব্যবহার করা হয়।

ইন্টারঅপারেবিলিটি পদ্ধতি
নিম্নলিখিত বিভাগে পরীক্ষার উদ্দেশ্য, পদ্ধতি এবং পাসের মানদণ্ড বর্ণনা করা হয়েছে। পরীক্ষাটি নিম্নলিখিত ক্ষেত্রগুলিকে কভার করে:

  • রিসিভার ডেটা লিঙ্ক স্তর
  • রিসিভার পরিবহন স্তর

রিসিভার ডেটা লিঙ্ক লেয়ার
এই পরীক্ষার ক্ষেত্রটি সিঙ্ক হেডার অ্যালাইনমেন্ট (SHA) এবং এক্সটেন্ডেড মাল্টিব্লক অ্যালাইনমেন্ট (EMBA) এর পরীক্ষার ক্ষেত্রে কভার করে।
লিঙ্ক স্টার্ট আপ হলে, রিসিভার রিসেট করার পরে, JESD204C Intel FPGA IP ডিভাইসের মাধ্যমে প্রেরিত সিঙ্ক হেডার স্ট্রীম খুঁজতে শুরু করে। ডেটা লিঙ্ক স্তর থেকে নিম্নলিখিত রেজিস্টারগুলি পরীক্ষার সময় পড়া হয়, লগ ইন লিখিত হয় files, এবং TCL স্ক্রিপ্টের মাধ্যমে মানদণ্ড পাস করার জন্য যাচাই করা হয়েছে।

সম্পর্কিত তথ্য
F-টাইল JESD204C ইন্টেল FPGA IP ব্যবহারকারী গাইড

সিঙ্ক হেডার সারিবদ্ধকরণ (SHA)
সারণী 1. সিঙ্ক হেডার প্রান্তিককরণ টেস্ট কেস

টেস্ট কেস উদ্দেশ্য বর্ণনা পাস করার মানদণ্ড
SHA.1 রিসেট সিকোয়েন্স শেষ হওয়ার পরে সিঙ্ক হেডার লক জোর দেওয়া হয়েছে কিনা তা পরীক্ষা করুন। নিম্নলিখিত সংকেত রেজিস্টার থেকে পড়া হয়:
  • CDR_Lock rx_status3 (0x8C) রেজিস্টার থেকে পড়া হয়।
  • SH_Locked rx_status4 (0x90) রেজিস্টার থেকে পড়া হয়।
  • jrx_sh_err_status rx_err_status (0x60) রেজিস্টার থেকে পড়া হয়।
  • CDR_Lock এবং SH_LOCK লেনের সংখ্যার সাথে সঙ্গতিপূর্ণ উচ্চ দাবি করা উচিত।
  • jrx_sh_err_status হওয়া উচিত
  •  jrx_sh_err_status-এর বিট ক্ষেত্রগুলি sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, এবং cdr_lock_err-এর জন্য পরীক্ষা করে।
SHA.2 সিঙ্ক হেডার লক (বা এক্সটেন্ডেড মাল্টি-ব্লক অ্যালাইনমেন্ট ফেজ চলাকালীন) এবং স্থিতিশীল হওয়ার পরে সিঙ্ক হেডার লক স্ট্যাটাস চেক করুন। invalid_sync_header রেজিস্টার (0x60[8]) থেকে সিঙ্ক হেডার লক স্ট্যাটাসের জন্য পড়া হয়। invalid_sync_header স্থিতি 0 হওয়া উচিত।

এক্সটেন্ডেড মাল্টিব্লক অ্যালাইনমেন্ট (EMBA)

সারণী 2. এক্সটেন্ডেড মাল্টিব্লক অ্যালাইনমেন্ট টেস্ট কেস

টেস্ট কেস উদ্দেশ্য বর্ণনা পাস করার মানদণ্ড  
EMBA.1 বর্ধিত মাল্টিব্লক লকটি সিঙ্ক হেডার লকের দাবির পরেই দাবি করা হয়েছে কিনা তা পরীক্ষা করুন। নিম্নলিখিত সংকেতগুলি রেজিস্টারের মাধ্যমে পড়া হয়:
  • EMB_Locked_1 মান প্রতিটি লেনের সাথে সম্পর্কিত 1 এর সমান হওয়া উচিত। EMB_Lock_err 0 হওয়া উচিত।
  
 
  টেস্ট কেস উদ্দেশ্য বর্ণনা পাস করার মানদণ্ড
     
  • EMB_Locked_1 rx_status5 (0x94) রেজিস্টার থেকে পড়া হয়।
  • EMB_Lock_err rx_err_status (0x60[19]) রেজিস্টার থেকে পড়া হয়।
  
  EMBA.2 এক্সটেন্ডেড মাল্টিব্লক লক স্ট্যাটাস স্থিতিশীল কিনা চেক করুন (বর্ধিত মাল্টিব্লক লকের পরে বা ইলাস্টিক বাফার রিলিজ না হওয়া পর্যন্ত) কোনো অবৈধ মাল্টিব্লক ছাড়া। invalid_eomb_eoemb rx_err_status (0x60[10:9]) রেজিস্টার থেকে পড়া হয়। invalid_eomb_eoemb "00" হওয়া উচিত।
  EMBA.3 লেনের প্রান্তিককরণ পরীক্ষা করুন। নিম্নলিখিত মান রেজিস্টার থেকে পড়া হয়:
  • elastic_buf_over_flow rx_err_status (0x60[20]) রেজিস্টার থেকে পড়া হয়।
  • elastic_buf_full rx_status6 (0x98) রেজিস্টার থেকে পড়া হয়।
  • ইলাস্টিক_বাফ_ওভার_ফ্লো 0 হওয়া উচিত।
  • ইলাস্টিক_বাফ_পূর্ণ মান প্রতিটি লেনের সাথে 1 এর সমান হওয়া উচিত।

রিসিভার ট্রান্সপোর্ট লেয়ার (TL)
রিসিভার (RX) JESD204C Intel FPGA IP এবং ট্রান্সপোর্ট লেয়ারের মাধ্যমে পেলোড ডেটা স্ট্রীমের ডেটা অখণ্ডতা পরীক্ষা করার জন্য, ADC কনফিগার করা হয়েছেamp/PRBS পরীক্ষার প্যাটার্ন। ADC এছাড়াও JESD204C Intel FPGA IP-এ সেট করা একই কনফিগারেশনের সাথে কাজ করতে সেট করা হয়েছে। আরamp/এফপিজিএ ফ্যাব্রিকের পিআরবিএস চেকার আর পরীক্ষা করেamp/পিআরবিএস ডেটা অখণ্ডতা এক মিনিটের জন্য। RX JESD204C ইন্টেল FPGA আইপি রেজিস্টার rx_err এক মিনিটের জন্য শূন্য মানের জন্য ক্রমাগত পোল করা হয়।
নীচের চিত্রটি ডেটা অখণ্ডতা পরীক্ষা করার জন্য ধারণাগত পরীক্ষা সেটআপ দেখায়।

চিত্র 3. R ব্যবহার করে ডেটা ইন্টিগ্রিটি চেকamp/PRBS15 চেকার

JESD204C-Intel-FPGA-IP-and-ADI-AD9081-MxF- ADC-ইন্টারঅপারেবিলিটি-রিপোর্ট-03

সারণি 3. ট্রান্সপোর্ট লেয়ার টেস্ট কেস

টেস্ট কেস উদ্দেশ্য বর্ণনা পাস করার মানদণ্ড
TL.1 r ব্যবহার করে ডেটা চ্যানেলের পরিবহন স্তর ম্যাপিং পরীক্ষা করুনamp পরীক্ষার প্যাটার্ন। ডেটা_মোড R এ সেট করা আছেamp_মোড.

নিম্নলিখিত সংকেতগুলি রেজিস্টারের মাধ্যমে পড়া হয়:

  • crc_err rx_err_status (0x60[14]) থেকে পড়া হয়।
  •  jrx_patchk_data_error tst_err0 রেজিস্টার থেকে পড়া হয়।
  • crc_err পাস করতে কম হওয়া উচিত।
  • jrx_patchk_data_error কম হওয়া উচিত।
TL.2 PRBS15 পরীক্ষার প্যাটার্ন ব্যবহার করে ডেটা চ্যানেলের পরিবহন স্তর ম্যাপিং পরীক্ষা করুন। ডেটা_মোড prbs_mode এ সেট করা আছে।

নিম্নলিখিত মান রেজিস্টার থেকে পড়া হয়:

  • crc_err rx_err_status (0x60[14]) থেকে পড়া হয়।
  • jrx_patchk_data_error tst_err0 রেজিস্টার থেকে পড়া হয়।
  • crc_err পাস করতে কম হওয়া উচিত।
  • jrx_patchk_data_error কম হওয়া উচিত।

JESD204C Intel FPGA IP এবং ADC কনফিগারেশন
এই হার্ডওয়্যার চেকআউটে JESD204C Intel FPGA IP প্যারামিটার (L, M, এবং F) নেটিভভাবে AD9081 ডিভাইস দ্বারা সমর্থিত। ট্রান্সসিভার ডেটা রেট, sampling ঘড়ি, এবং অন্যান্য JESD204C প্যারামিটারগুলি AD908D1 অপারেটিং শর্তাবলী মেনে চলে।
হার্ডওয়্যার চেকআউট টেস্টিং নিম্নলিখিত পরামিতি কনফিগারেশনের সাথে JESD204C Intel FPGA IP প্রয়োগ করে।

সমস্ত কনফিগারেশনের জন্য গ্লোবাল সেটিং:

  • ই = 1
  • CF = 0
  • সিএস = 0
  • উপশ্রেণী = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • FPGA ম্যানেজমেন্ট ক্লক (MHz) = 100

পরীক্ষার ফলাফল
নিম্নলিখিত টেবিলে সম্ভাব্য ফলাফল এবং তাদের সংজ্ঞা রয়েছে।

সারণী 4. ফলাফলের সংজ্ঞা

ফলাফল সংজ্ঞা
পাস ডিভাইস আন্ডার টেস্ট (DUT) সঙ্গতিপূর্ণ আচরণ প্রদর্শন করতে দেখা গেছে।
মন্তব্য সহ পাস ডিইউটি সামঞ্জস্যপূর্ণ আচরণ প্রদর্শন করতে দেখা গেছে। যাইহোক, পরিস্থিতির একটি অতিরিক্ত ব্যাখ্যা অন্তর্ভুক্ত করা হয়েছে (উদাঃample: সময়ের সীমাবদ্ধতার কারণে, পরীক্ষার শুধুমাত্র একটি অংশ সম্পাদিত হয়েছিল)।
ফলাফল সংজ্ঞা
ব্যর্থ ডিইউটি অসঙ্গতিপূর্ণ আচরণ প্রদর্শন করতে দেখা গেছে।
সতর্কতা ডিইউটি এমন আচরণ প্রদর্শন করতে দেখা গেছে যা সুপারিশ করা হয় না।
মন্তব্য পড়ুন পর্যবেক্ষণ থেকে, একটি বৈধ পাস বা ফেল নির্ধারণ করা যায়নি। পরিস্থিতির একটি অতিরিক্ত ব্যাখ্যা অন্তর্ভুক্ত করা হয়েছে।

নিম্নোক্ত সারণী SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, এবং TL.2 এর জন্য L, M, F, ডেটা হারের স্বতন্ত্র মান সহ ফলাফলগুলি দেখায়। sampলিং ঘড়ি, লিঙ্ক ঘড়ি, এবং SYSREF ফ্রিকোয়েন্সি।

সারণি 5. পরীক্ষার ক্ষেত্রে SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, এবং TL.2-এর ফলাফল

না. L M F S HD E N NP এডিসি

Sampলিং ক্লক (MHz)

 FPGA ডিভাইস ঘড়ি (MHz) FPGA

ফ্রেম ঘড়ি (MHz)

 FPGA

লিঙ্ক ঘড়ি (MHz)

 লেন রেট (Gbps) ফলাফল
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 পাস

পরীক্ষার ফলাফল মন্তব্য
প্রতিটি পরীক্ষার ক্ষেত্রে, RX JESD204C Intel FPGA IP সফলভাবে সিঙ্ক হেডার অ্যালাইনমেন্ট, বর্ধিত মাল্টিব্লক অ্যালাইনমেন্ট এবং ব্যবহারকারীর ডেটা ফেজ পর্যন্ত স্থাপন করে।
R দ্বারা কোনও ডেটা অখণ্ডতার সমস্যা পরিলক্ষিত হয় নাamp এবং জেইএসডি কনফিগারেশনের জন্য পিআরবিএস চেকার যা সমস্ত ভৌত লেনকে কভার করে, এছাড়াও কোনও সাইক্লিক রিডানডেন্সি চেক (সিআরসি) এবং কমান্ড প্যারিটি ত্রুটি পরিলক্ষিত হয় না।
নির্দিষ্ট পাওয়ার চক্রের সময়, প্যারামিটার কনফিগারেশনের সাথে লেন ডেস্কউ ত্রুটি দেখা দিতে পারে। এই ত্রুটি এড়াতে, LEMC অফসেট মানগুলি প্রোগ্রাম করা উচিত অথবা আপনি ক্রমাঙ্কন সুইপ পদ্ধতির মাধ্যমে এটি স্বয়ংক্রিয় করতে পারেন। LEMC অফসেটের আইনি মান সম্পর্কে আরও তথ্যের জন্য, F-টাইল JESD204C আইপি ব্যবহারকারী গাইডে RBD টিউনিং মেকানিজম পড়ুন।

সম্পর্কিত তথ্য
আরবিডি টিউনিং মেকানিজম

সারাংশ
এই প্রতিবেদনটি ADC-এর জন্য 204 Gbps পর্যন্ত AD9081/9082 (R2 সিলিকন) ডিভাইসের সাথে JESD24.75C Intel FPGA IP এবং PHY বৈদ্যুতিক ইন্টারফেসের বৈধতা দেখায়। সম্পূর্ণ কনফিগারেশন এবং হার্ডওয়্যার সেটআপ দুটি ডিভাইসের ইন্টারঅপারেবিলিটি এবং পারফরম্যান্সে আস্থা প্রদানের জন্য দেখানো হয়েছে।

AN 927 এর জন্য নথি সংশোধনের ইতিহাস: JESD204C Intel FPGA IP এবং ADI AD9081 MxFE* Intel Agilex F-Tile ডিভাইসের জন্য ADC আন্তঃঅপারেবিলিটি রিপোর্ট

নথি সংস্করণ পরিবর্তন
2022.04.25 প্রাথমিক মুক্তি।

AN 876: JESD204C Intel® FPGA IP এবং ADI AD9081 MxFE* Intel® Agilex® F-টাইল ডিভাইসের জন্য ADC আন্তঃকার্যক্ষমতা প্রতিবেদন

দলিল/সম্পদ

intel JESD204C Intel FPGA IP এবং ADI AD9081 MxFE ADC ইন্টারঅপারেবিলিটি রিপোর্ট [পিডিএফ] ব্যবহারকারীর নির্দেশিকা
JESD204C Intel FPGA IP এবং ADI AD9081 MxFE ADC ইন্টারঅপারেবিলিটি রিপোর্ট, JESD204C, Intel FPGA IP এবং ADI AD9081 MxFE ADC ইন্টারঅপারেবিলিটি রিপোর্ট

তথ্যসূত্র

একটি মন্তব্য করুন

আপনার ইমেল ঠিকানা প্রকাশ করা হবে না. প্রয়োজনীয় ক্ষেত্রগুলি চিহ্নিত করা হয়েছে *