JESD204C Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу туралы есеп пайдаланушы нұсқаулығы

Мазмұны жасыру

1 JESD204C Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу есебі

2 Өнім туралы ақпарат

3 Өнімді пайдалану нұсқаулары

4 JESD204C Intel® FPGA IP және ADI AD9081 MxFE* Intel® Agilex™ F-тақта құрылғылары үшін ADC өзара әрекеттесу есебі

4.1 Жүйе сипаттамасы

5 Құжаттар / Ресурстар

5.1 Анықтамалар

JESD204C Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу есебі

Өнім туралы ақпарат

Пайдаланушы нұсқаулығында көрсетілген өнім JESD204C Intel FPGA IP болып табылады. Бұл Intel Agilex I-Series F-Tile Demo Board және ADI AD9081-FMCA-EBZ EVM бірге пайдаланылатын аппараттық құрал құрамдас бөлігі. IP дуплексті режимде жасалады, бірақ тек қабылдағыш жолы пайдаланылады. Ол 375 МГц сілтеме сағатын және 375 МГц кадрлық сағатты жасайды. ADC өзара әрекеттесу сынағы үшін аппараттық құралды орнату 1-суретте көрсетілген. IP SYSREF-ті JESD204C Intel FPGA IP құрылғысының сағатын беретін сағат генераторымен қамтамасыз етуді талап етеді.

Өнімді пайдалану нұсқаулары

Аппараттық құралды орнату
JESD204C Intel FPGA IP пайдалану үшін жабдықты орнату үшін мына қадамдарды орындаңыз:

ADI AD9081-FMCA-EBZ EVM құрылғысын Intel Agilex I-Series F-Tile демо тақтасының FMC+ қосқышына қосыңыз.
SYSREF сигналының JESD204C Intel FPGA IP құрылғысының сағатын беретін тактілік генератормен қамтамасыз етілгеніне көз жеткізіңіз.

Жүйе сипаттамасы
Жүйе деңгейіндегі диаграмма әртүрлі модульдердің осы дизайнда қалай қосылғанын көрсетеді. Оның құрамына Intel Agilex-I F-тақта демо тақтасы, Intel Agilex F-тақта құрылғысы, жоғары деңгейлі RTL, платформа құрастырушы жүйесі, үлгі генераторы, үлгіні тексеру құралы, F-Tile JESD204C дуплексті IP ядросы және әртүрлі сағаттар мен интерфейстер кіреді.

Өзара жұмыс істеу әдістемесі
Қабылдаушы деректер байланысының деңгейі
Бұл сынақ аймағы синхрондау тақырыбын туралауға (SHA) және кеңейтілген көп блокты туралауға (EMBA) арналған сынақ жағдайларын қамтиды. JESD204C Intel FPGA IP тестілеу кезінде деректер сілтемесі деңгейінен регистрлерді оқиды, оларды журналға жазады files және оларды TCL сценарийлері арқылы шарттарды өту үшін тексереді.

JESD204C Intel® FPGA IP және ADI AD9081 MxFE* Intel® Agilex™ F-тақта құрылғылары үшін ADC өзара әрекеттесу есебі

JESD204C Intel® FPGA IP - жоғары жылдамдықты нүктеден нүктеге сериялық интерфейс зияткерлік меншік (IP).
JESD204C Intel FPGA IP құрылғысы бірнеше таңдалған JESD204C үйлесімді аналогты-сандық түрлендіргіш (ADC) құрылғыларымен аппараттық сынақтан өтті.
Бұл есеп JESD204C Intel FPGA IP протоколының Analog Devices Inc. (ADI) компаниясының AD9081 Mixed Signal Front End (MxFE*) бағалау модулімен (EVM) өзара әрекеттестігін көрсетеді. Келесі бөлімдер аппараттық құралдарды тексеру әдістемесін және сынақ нәтижелерін сипаттайды.

Қатысты ақпарат
F-тақта JESD204C Intel FPGA IP пайдаланушы нұсқаулығы

Аппараттық және бағдарламалық қамтамасыз ету талаптары
Ынтымақтастық сынағы келесі аппараттық және бағдарламалық құралдарды қажет етеді: Аппараттық құрал

027 В қуат адаптері бар Intel Agilex™ I-Series F-тақта демонстрациялық тақтасы (AGIB29R1A2E0VR12)

Аналогтық құрылғылар (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
Skywork Si5345-D бағалау тақтасы (Si5345-D-EVB)

SMA еркектен SMP еркекке
SMP еркектен SMP кабеліне

Бағдарламалық қамтамасыз ету

Intel Quartus® Prime Pro Edition бағдарламалық құралының 21.4 нұсқасы

AD9081_API 1.1.0 немесе одан жаңа нұсқасы (Linux қолданбасы, AD9081 EVM конфигурациясы үшін қажет)

Қатысты ақпарат

AD9081/AD9082 Жүйені әзірлеуге арналған пайдаланушы нұсқаулығы
Skyworks Si5345-D бағалау тақтасының пайдаланушы нұсқаулығы

Аппараттық құралды орнату
JESD204C Intel FPGA IP дуплексті режимде жасалады, бірақ тек қабылдағыш жолы пайдаланылады. FCLK_MULP =1, WIDTH_MULP = 8, S = 1 үшін PLL ядросы 375 МГц сілтеме сағатын және 375 МГц кадр жиілігін жасайды.
Intel Agilex I-Series F-Tile демо тақтасы әзірлеу тақтасының FMC+ қосқышына қосылған ADI AD9081-FMCA-EBZ EVM құрылғысымен бірге пайдаланылады. ADC өзара әрекеттесу сынағы үшін аппараттық құрал орнатуы Аппараттық құралды орнату суретінде көрсетілген.- • AD9081-FMCA-EBZ EVM қуатты Intel Agilex I-Series F-Tile демо тақтасынан FMC+ қосқышы арқылы алады.

F-плиткалық қабылдағыш және JESD204C Intel FPGA IP ядросының PLL анықтамалық сағаттары SMA-SMP кабелі арқылы Si5345-D-EVB арқылы жеткізіледі. U0 SMP кабеліне қосылған CLKIN22 қабылдайтынына көз жеткізу үшін Agilex-I F-Tile демо тақтасында MUX_DIP_SW1 мәнін жоғары етіп орнатыңыз.

Si5345-D-EVB AD7044 EVM ішінде бар HMC9081 бағдарламаланатын сағат генераторына SMP-SMP кабелі арқылы анықтамалық сағатты береді.
JESD204C Intel FPGA IP ядросының басқару сағатын Intel Agilex I-Series F-тақта демо тақтасында бар Silicon Labs Si5332 бағдарламаланатын сағат генераторы қамтамасыз етеді.

HMC7044 бағдарламаланатын сағат генераторы AD9081 құрылғысының анықтамалық сағатын қамтамасыз етеді. AD9081 құрылғысында бар фазалық құлыпталған цикл (PLL) қажетті ADC с жасайдыampқұрылғының анықтамалық сағатынан ling сағаты.
1-ішкі сынып үшін HMC7044 такті генераторы AD9081 құрылғысы мен JESD204C Intel FPGA IP үшін FMC+ қосқышы арқылы SYSREF сигналын жасайды.

Жоқte: Intel SYSREF-ті JESD204C Intel FPGA IP құрылғысының сағатын беретін сағат генераторымен қамтамасыз етуді ұсынады.

Жүйе сипаттамасы

Төмендегі жүйе деңгейіндегі диаграмма әртүрлі модульдердің осы дизайнда қалай қосылғанын көрсетеді.

2-сурет. Жүйе диаграммасы

Ескертпелер:

M - түрлендіргіштер саны.
S – жіберілген s саныampәр жақтау үшін түрлендіргіш үшін les.
WIDTH_MULP қолданбалы деңгей мен тасымалдау деңгейі арасындағы деректер енінің көбейткіші болып табылады.
N - бір түрлендіргішке түрлендіру биттерінің саны.
CS - бір түрлендіру s үшін басқару биттерінің саныamples.

Бұл орнатуда, мысалыample L = 8, M = 4 және F = 1, трансивер жолақтарының деректер жылдамдығы 24.75 Гбит/с құрайды.
Si5332 OUT1 мгmt_clk үшін 100 МГц жиілігін жасайды. Si5345-D-EVB екі тактілік жиілікті, 375 МГц және 100 МГц жасайды. 375 МГц J19 SMA порты арқылы Intel Agilex I-Series F-плиткалық демонстрациялар тақтасындағы ендірілген мультиплексорға жеткізіледі. Енгізілген мультиплексордың шығыс сағаты F-тақта қабылдағыштың анықтамалық сағатын (refclk_xcvr) және JESD204C Intel FPGA IP ядросының PLL анықтамалық сағатын (refclk_core) басқарады. Si100-D-EVB-ден 5345 МГц AD7044 EVM-де сағат кірісі ретінде бар HMC9081 бағдарламаланатын сағат генераторына қосылған
(EXT_HMCREF).

HCM7044 FMC қосқышы арқылы 11.71875 МГц мерзімді SYSREF сигналын жасайды.
JESD204C Intel FPGA IP дуплексті режимде жасалады, бірақ тек қабылдағыш жолы пайдаланылады.

Өзара жұмыс істеу әдістемесі
Келесі бөлімде сынақ мақсаттары, процедурасы және өту критерийлері сипатталады. Сынақ келесі бағыттарды қамтиды:

Мәліметтерді қабылдау қабаты
Қабылдаушы тасымалдау қабаты

Қабылдаушы деректер байланысының деңгейі
Бұл сынақ аймағы синхрондау тақырыбын туралауға (SHA) және кеңейтілген көп блокты туралауға (EMBA) арналған сынақ жағдайларын қамтиды.
Сілтеме іске қосылғанда, ресивер қалпына келтірілгеннен кейін, JESD204C Intel FPGA IP құрылғысы тасымалдайтын синхрондау тақырыбы ағынын іздей бастайды. Тест кезінде деректер сілтемесі деңгейінен келесі регистрлер оқылады, журналға жазылады files және TCL сценарийлері арқылы критерийлерді өту үшін тексерілді.

Қатысты ақпарат
F-тақта JESD204C Intel FPGA IP пайдаланушы нұсқаулығы

Синхрондау тақырыбын туралау (SHA)
Кесте 1. Үстіңгі деректемені туралау сынақ жағдайларын синхрондау

Сынақ оқиғасы	Мақсат	Сипаттама	Өткізу критерийлері
SHA.1	Қалпына келтіру реті аяқталғаннан кейін Sync Header Lock бекітілгенін тексеріңіз.	Регистрлерден келесі сигналдар оқылады: CDR_Lock rx_status3 (0x8C) регистрінен оқылады. SH_Locked rx_status4 (0x90) регистрінен оқылады. jrx_sh_err_status rx_err_status (0x60) регистрінен оқылады.	CDR_Lock және SH_LOCK жолақтар санына сәйкес келетін жоғары деңгейге бекітілуі керек. jrx_sh_err_status болуы керек jrx_sh_err_status ішіндегі бит өрістері sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err және cdr_locked_err үшін тексереді.
SHA.2	Синхрондау тақырыбы құлпы қол жеткізілгеннен кейін (немесе кеңейтілген көп блокты туралау кезеңінде) және тұрақты болғаннан кейін Sync Header Lock күйін тексеріңіз.	invalid_sync_header тізілімнен (0x60[8]) Синхрондау тақырыбын құлыптау күйі үшін оқылады.	invalid_sync_header күйі 0 болуы керек.

Кеңейтілген көп блокты туралау (EMBA)

Кесте 2. Көп блокты туралаудың кеңейтілген сынақ жағдайлары

Сынақ оқиғасы		Мақсат		Сипаттама		Өткізу критерийлері
EMBA.1		Кеңейтілген мультиблок құлпы синхрондау тақырыбы құлпы бекітілгеннен кейін ғана бекітілгенін тексеріңіз.		Регистрлер арқылы келесі сигналдар оқылады:		EMB_Locked_1 мәні әр жолға сәйкес 1-ге тең болуы керек. EMB_Lock_err 0 болуы керек.

	Сынақ оқиғасы		Мақсат		Сипаттама		Өткізу критерийлері
					EMB_Locked_1 rx_status5 (0x94) регистрінен оқылады. EMB_Lock_err rx_err_status (0x60[19]) регистрінен оқылады.
	EMBA.2		Кеңейтілген көп блокты құлыптау күйінің тұрақты екенін (кеңейтілген көп блокты құлыптан кейін немесе серпімді буфер босатылғанша) және жарамсыз мультиблок жоқтығын тексеріңіз.		invalid_eomb_eoemb rx_err_status (0x60[10:9]) тізілімінен оқылады.		invalid_eomb_eoemb "00" болуы керек.
	EMBA.3		Жолақты туралауды тексеріңіз.		Регистрлерден келесі мәндер оқылады: elastic_buf_over_flow rx_err_status (0x60[20]) регистрінен оқылады. elastic_buf_full rx_status6 (0x98) тізілімінен оқылады.		elastic_buf_over_flow 0 болуы керек. Elastic_buf_full мәні әрбір жолға сәйкес 1-ге тең болуы керек.

Қабылдаушы тасымалдау деңгейі (TL)
Ресивер (RX) JESD204C Intel FPGA IP және тасымалдау қабаты арқылы пайдалы жүктеме деректер ағынының деректер тұтастығын тексеру үшін ADC r үшін конфигурацияланады.amp/PRBS сынақ үлгісі. Сондай-ақ ADC JESD204C Intel FPGA IP мекенжайында орнатылған конфигурациямен жұмыс істеуге орнатылған. РampFPGA матасындағы /PRBS тексерушісі r тексередіamp/PRBS деректерінің бір минутқа тұтастығы. RX JESD204C Intel FPGA IP регистрі rx_err бір минут ішінде нөлдік мән үшін үздіксіз сұралады.
Төмендегі суретте деректер тұтастығын тексеруге арналған тұжырымдамалық сынақ орнату көрсетілген.

Сурет 3. R көмегімен деректер тұтастығын тексеруamp/PRBS15 Тексергіш

Кесте 3. Тасымалдау деңгейінің сынақ жағдайлары

Сынақ оқиғасы

Мақсат

Сипаттама

Өткізу критерийлері

TL.1

r арқылы деректер арнасының тасымалдау деңгейінің салыстыруын тексеріңізamp сынақ үлгісі.

Деректер_режимі R күйіне орнатылғанamp_режимі.

Регистрлер арқылы келесі сигналдар оқылады:

crc_err rx_err_status (0x60[14]) мәнінен оқылады.
jrx_patchk_data_error tst_err0 тізілімінен оқылады.

crc_err өту үшін төмен болуы керек.
jrx_patchk_data_error төмен болуы керек.

TL.2

PRBS15 сынақ үлгісін пайдаланып деректер арнасының тасымалдау деңгейінің салыстыруын тексеріңіз.

Data_mode prbs_mode күйіне орнатылған.

Регистрлерден келесі мәндер оқылады:

crc_err rx_err_status (0x60[14]) мәнінен оқылады.
jrx_patchk_data_error tst_err0 тізілімінен оқылады.

crc_err өту үшін төмен болуы керек.
jrx_patchk_data_error төмен болуы керек.

JESD204C Intel FPGA IP және ADC конфигурациялары
Осы аппараттық тексерудегі JESD204C Intel FPGA IP параметрлеріне (L, M және F) AD9081 құрылғысы жергілікті түрде қолдау көрсетеді. Трансивердің деректер жылдамдығы, сampling сағаты және басқа JESD204C параметрлері AD908D1 жұмыс шарттарына сәйкес келеді.
Аппараттық құралдарды тексеру сынағы келесі параметр конфигурациясымен JESD204C Intel FPGA IP іске асырады.

Барлық конфигурация үшін ғаламдық параметр:

E = 1

CF = 0
CS = 0
Ішкі сынып = 1

FCLK_MULP = 1
WIDTH_MULP = 8
SH_CONFIG = CRC-12

FPGA басқару сағаты (МГц) = 100

Сынақ нәтижелері
Келесі кестеде ықтимал нәтижелер мен олардың анықтамасы бар.

Кесте 4. Нәтижелер анықтамасы

Нәтиже	Анықтама
ӨТУ	Сынақтағы құрылғы (DUT) сәйкес әрекетті көрсететіні байқалды.
Пікірлермен ӨТУ	DUT сәйкес мінез-құлықты көрсететіні байқалды. Дегенмен, жағдайдың қосымша түсіндірмесі бар (мысample: уақыт шектеулеріне байланысты тестілеудің бір бөлігі ғана орындалды).

Нәтиже	Анықтама
СӘТСІЗ	DUT сәйкес келмейтін мінез-құлықты көрсететіні байқалды.
Ескерту	DUT ұсынылмаған мінез-құлықты көрсететіні байқалды.
Пікірлерге жүгініңіз	Бақылаулар бойынша жарамды өту немесе сәтсіздікті анықтау мүмкін болмады. Жағдайдың қосымша түсіндірмесі бар.

Келесі кестеде L, M, F, деректер жылдамдығы, с сәйкес мәндері бар SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 және TL.2 сынақ жағдайларының нәтижелері көрсетілген.ampling сағаты, сілтеме сағаты және SYSREF жиіліктері.

Кесте 5. SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 және TL.2 сынақ жағдайларының нәтижесі

Жоқ.	L	M	F	S	HD	E	N	NP	ADC SampСағат (МГц)	FPGA құрылғысының сағаты (МГц)	FPGA Жақтау жиілігі (МГц)	FPGA Сілтеме сағаты (МГц)	Жолақ жылдамдығы (Гбит/с)	Нәтиже
1	8	4	1	1	0	1	16	16	3000.00	375.00	375.00	375.00	24.75	Өту

Сынақ нәтижесінің пікірлері
Әрбір сынақ жағдайында RX JESD204C Intel FPGA IP синхрондау тақырыбын теңестіруді, кеңейтілген көп блокты туралауды және пайдаланушы деректері кезеңіне дейін сәтті орнатады.
Деректердің тұтастығына қатысты мәселе Рamp және барлық физикалық жолдарды қамтитын JESD конфигурацияларына арналған PRBS тексерушісі, сонымен қатар циклдік артық тексеру (CRC) және пәрмен паритетінің қатесі байқалмайды.
Белгілі бір қуат циклдары кезінде параметр конфигурацияларында жолақты қисайту қатесі пайда болуы мүмкін. Бұл қатені болдырмау үшін LEMC ығысу мәндерін бағдарламалау керек немесе оны калибрлеуді тазалау процедурасымен автоматтандыруға болады. LEMC офсетінің заңды мәндері туралы қосымша ақпаратты F-тили JESD204C IP пайдаланушы нұсқаулығындағы RBD реттеу механизмін қараңыз.

Қатысты ақпарат
RBD баптау механизмі

Түйіндеме
Бұл есепте ADC үшін 204 Гбит/с дейінгі AD9081/9082 (R2 Silicon) құрылғысымен JESD24.75C Intel FPGA IP және PHY электр интерфейсінің валидациясы көрсетілген. Толық конфигурация мен аппараттық орнату екі құрылғының өзара әрекеттесуіне және өнімділігіне сенімділікті қамтамасыз ету үшін көрсетілген.

AN 927 құжатының қайта қарау тарихы: JESD204C Intel FPGA IP және ADI AD9081 MxFE* Intel Agilex F-Tile құрылғыларына арналған ADC өзара әрекеттесу есебі

Құжат нұсқасы	Өзгерістер
2022.04.25	Бастапқы шығарылым.

AN 876: Intel® Agilex® F-Tile құрылғыларына арналған JESD204C Intel® FPGA IP және ADI AD9081 MxFE* ADC өзара әрекеттесу есебі

Құжаттар / Ресурстар

intel JESD204C Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу есебі [pdf] Пайдаланушы нұсқаулығы
JESD204C Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу туралы есеп, JESD204C, Intel FPGA IP және ADI AD9081 MxFE ADC өзара әрекеттесу туралы есеп

Анықтамалар

Пайдаланушы нұсқаулығы