Guide de l'utilisateur Intel UG-01155 IOPLL FPGA IP Core

Génère jusqu'à neuf signaux de sortie d'horloge pour les appareils Intel Arria 10 et Intel CycloneM 10 GX.
Bascule entre deux horloges d'entrée de référence.

Prend en charge l'entrée PLL adjacente (adjpllin) pour se connecter à une PLL en amont en mode PLL en cascade.
Génère l'initialisation de la mémoire File (.mif) et permet la reconfiguration dynamique PLL.

Prend en charge le déphasage dynamique PLL.

Informations connexes

Présentation des cœurs IP Intel FPGA
Fournit plus d'informations sur les cœurs IP Intel FPGA et l'éditeur de paramètres.
Modes de fonctionnement à la page 9

Horloges de sortie à la page 10
Référence Commutation d'horloge à la page 10

Mise en cascade PLL à PLL à la page 11
Archives du Guide de l'utilisateur IOPLL Intel FPGA IP Core à la page 12

Fournit une liste de guides de l'utilisateur pour les versions précédentes du cœur IP FPGA Intel IOPLL.

Prise en charge de la famille d'appareils

Le cœur IP IOPLL ne prend en charge que les familles d'appareils Intel Arria 10 et Intel Cyclone 10 GX.

Paramètres du noyau IP IOPLL

L'éditeur de paramètres IOPLL IP core apparaît dans la catégorie PLL du catalogue IP.

Paramètre	Valeur légale	Description
Famille d'appareils	Intel® Arria 10, Intel Cyclone 10 GX	Spécifie la famille d'appareils.
Composant	—	Spécifie le périphérique ciblé.
Grade de vitesse	—	Spécifie le niveau de vitesse pour l'appareil ciblé.
Mode PLL	Entier-N PLL	Spécifie le mode utilisé pour le noyau IP IOPLL. La seule sélection légale est Entier-N PLL. Si vous avez besoin d'une PLL fractionnée, vous devez utiliser le noyau IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Fréquence d'horloge de référence	—	Spécifie la fréquence d'entrée pour l'horloge d'entrée, refclk, en MHz. La valeur par défaut est 100.0 MHz. La valeur minimale et maximale dépend de l'appareil sélectionné.
Activer le port de sortie verrouillé	Activer ou désactiver	Allumez pour activer le port verrouillé.
Activer les paramètres d'horloge de sortie physique	Activer ou désactiver	Activez pour entrer les paramètres physiques du compteur PLL au lieu de spécifier une fréquence d'horloge de sortie souhaitée.
Mode de fonctionnement	direct, rétroaction externe, normale, source synchrone, tampon à retard nul, ou LVDS	Spécifie le fonctionnement de la PLL. L'opération par défaut est direct mode. • Si vous sélectionnez le direct mode, la PLL minimise la longueur du chemin de rétroaction pour produire la plus petite gigue possible à la sortie de la PLL. Les sorties d'horloge interne et d'horloge externe de la PLL sont déphasées par rapport à l'entrée d'horloge de la PLL. Dans ce mode, la PLL ne compense aucun réseau d'horloge. • Si vous sélectionnez le normale mode, la PLL compense le retard du réseau d'horloge interne utilisé par la sortie d'horloge. Si la PLL est également utilisée pour piloter une broche de sortie d'horloge externe, un déphasage correspondant du signal sur la broche de sortie se produit. • Si vous sélectionnez le source synchrone mode, le retard d'horloge de la broche au registre d'entrée d'E/S correspond au retard de données de la broche au registre d'entrée d'E/S. • Si vous sélectionnez le rétroaction externe mode, vous devez connecter le port d'entrée fbclk à une broche d'entrée. Une connexion au niveau de la carte doit connecter à la fois la broche d'entrée et le port de sortie d'horloge externe, fboutclk. Le port fbclk est aligné sur l'horloge d'entrée. • Si vous sélectionnez le tampon à retard nul mode, la PLL doit alimenter une broche de sortie d'horloge externe et compenser le retard introduit par cette broche. Le signal observé sur la broche est synchronisé sur l'horloge d'entrée. La sortie d'horloge PLL se connecte au port altbidir et pilote zdbfbclk en tant que port de sortie. Si la PLL pilote également le réseau d'horloge interne, un déphasage correspondant de ce réseau se produit. • Si vous sélectionnez le LVDS mode, la même relation de synchronisation de données et d'horloge des broches au niveau du registre de capture SERDES interne est conservée. Le mode compense les retards dans le réseau d'horloge LVDS, et entre la broche de données et la broche d'entrée d'horloge vers les chemins de registre de capture SERDES.
Nombre d'horloges	1–9	Spécifie le nombre d'horloges de sortie requises pour chaque périphérique dans la conception PLL. Les paramètres demandés pour la fréquence de sortie, le déphasage et le rapport cyclique sont affichés en fonction du nombre d'horloges sélectionnées.
Spécifier la fréquence VCO	Activer ou désactiver	Permet de restreindre la fréquence du VCO à la valeur spécifiée. Ceci est utile lors de la création d'une PLL pour le mode externe LVDS, ou si une taille de pas de déphasage dynamique spécifique est souhaitée.
*suite…*

Paramètre	Valeur légale	Description
Fréquence VCO (1)	—	• Lorsque Activer les paramètres d'horloge de sortie physique est allumé — affiche la fréquence du VCO en fonction des valeurs de Fréquence d'horloge de référence, Facteur de multiplication (compteur M), et Facteur de division (compteur N). • Lorsque Activer les paramètres d'horloge de sortie physique est désactivé — vous permet de spécifier la valeur demandée pour la fréquence VCO. La valeur par défaut est 600.0 MHz.
Donner le nom global de l'horloge	Activer ou désactiver	Permet de renommer le nom de l'horloge de sortie.
Nom de l'horloge	—	Le nom de l'horloge utilisateur pour les contraintes de conception de synopsis (SDC).
Fréquence souhaitée	—	Spécifie la fréquence d'horloge de sortie du port d'horloge de sortie correspondant, outclk[], en MHz. La valeur par défaut est 100.0 MHz. Les valeurs minimales et maximales dépendent de l'appareil utilisé. La PLL ne lit que les chiffres des six premières décimales.
Fréquence réelle	—	Vous permet de sélectionner la fréquence d'horloge de sortie réelle à partir d'une liste de fréquences réalisables. La valeur par défaut est la fréquence réalisable la plus proche de la fréquence souhaitée.
Unités de décalage de phase	ps or degrés	Spécifie l'unité de déphasage pour le port d'horloge de sortie correspondant, outclk[], en picosecondes (ps) ou degrés.
Déphasage souhaité	—	Spécifie la valeur demandée pour le déphasage. La valeur par défaut est 0 ps.
Déphasage réel	—	Vous permet de sélectionner le déphasage réel dans une liste de valeurs de déphasage réalisables. La valeur par défaut est le déphasage réalisable le plus proche du déphasage souhaité.
Cycle de service souhaité	0.0–100.0	Spécifie la valeur demandée pour le rapport cyclique. La valeur par défaut est 50.0%.
Cycle de service réel	—	Vous permet de sélectionner le cycle de service réel à partir d'une liste de valeurs de cycle de service réalisables. La valeur par défaut est le rapport cyclique réalisable le plus proche du rapport cyclique souhaité.
Facteur de multiplication (compteur M) (2)	4–511	Spécifie le facteur de multiplication du compteur M. La plage légale du compteur M est de 4 à 511. Cependant, les restrictions sur la fréquence PFD légale minimale et la fréquence VCO légale maximale restreignent la plage effective du compteur M à 4–160.
Facteur de division (compteur N) (2)	1–511	Spécifie le facteur de division du compteur N. La plage légale du compteur N est de 1 à 511. Cependant, les restrictions sur la fréquence PFD légale minimale restreignent la plage effective du compteur N à 1–80.
Facteur de division (C-Counter) (2)	1–511	Spécifie le facteur de division pour l'horloge de sortie (compteur C).

Ce paramètre n'est disponible que lorsque l'option Activer les paramètres d'horloge de sortie physique est désactivée.

Ce paramètre n'est disponible que lorsque l'option Activer les paramètres d'horloge de sortie physique est activée.

Paramètres IOPLL IP Core – Onglet Paramètres

Tableau 2. Paramètres IOPLL IP Core – Onglet Paramètres

Paramètre	Valeur légale	Description
Préréglage de la bande passante PLL	Faible, Moyen, ou Haut	Spécifie le paramètre prédéfini de bande passante PLL. La sélection par défaut est Faible.
Réinitialisation automatique PLL	Activer ou désactiver	Réinitialise automatiquement la PLL en cas de perte de verrouillage.
Créez une deuxième entrée clk 'refclk1'	Activer ou désactiver	Activez pour fournir une horloge de secours attachée à votre PLL qui peut commuter avec votre horloge de référence d'origine.
Deuxième fréquence d'horloge de référence	—	Sélectionne la fréquence du deuxième signal d'horloge d'entrée. La valeur par défaut est 100.0 MHz. La valeur minimale et maximale dépend de l'appareil utilisé.
Créez un signal 'active_clk' pour indiquer l'horloge d'entrée utilisée	Activer ou désactiver	Activez pour créer la sortie activeclk. La sortie activeclk indique l'horloge d'entrée utilisée par la PLL. Le signal de sortie bas indique refclk et le signal de sortie haut indique refclk1.
Créer un signal 'clkbad' pour chacune des horloges d'entrée	Activer ou désactiver	Activez pour créer deux sorties clkbad, une pour chaque horloge d'entrée. Le signal de sortie bas indique que l'horloge fonctionne et le signal de sortie haut indique que l'horloge ne fonctionne pas.
Mode de basculement	Basculement automatique, Basculement manuel, ou Commutation automatique avec commande manuelle	Spécifie le mode de basculement pour l'application de conception. L'IP prend en charge trois modes de basculement : • Si vous sélectionnez le Basculement automatique mode, le circuit PLL surveille l'horloge de référence sélectionnée. Si une horloge s'arrête, le circuit bascule automatiquement sur l'horloge de secours en quelques cycles d'horloge et met à jour les signaux d'état, clkbad et activeclk. • Si vous sélectionnez le Basculement manuel mode, lorsque le signal de commande, extswitch, passe du niveau logique haut au niveau logique bas, et reste bas pendant au moins trois cycles d'horloge, l'horloge d'entrée passe à l'autre horloge. L'extwitch peut être généré à partir de la logique de base FPGA ou de la broche d'entrée. • Si vous sélectionnez Commutation automatique avec commande manuelle mode, lorsque le signal extswitch est faible, il annule la fonction de commutation automatique. Tant que extswitch reste à l'état bas, toute autre action de commutation est bloquée. Pour sélectionner ce mode, vos deux sources d'horloge doivent fonctionner et la fréquence des deux horloges ne peut pas différer de plus de 20 %. Si les deux horloges ne sont pas sur la même fréquence, mais que leur différence de période est inférieure à 20 %, le bloc de détection de perte d'horloge peut détecter l'horloge perdue. La PLL est très probablement déverrouillée après le basculement de l'entrée d'horloge de la PLL et a besoin de temps pour se verrouiller à nouveau.
Délai de basculement	0–7	Ajoute une durée spécifique de délai de cycle au processus de basculement. La valeur par défaut est 0.
Accès au port de sortie PLL LVDS_CLK/LOADEN	Désactivé, Activer LVDS_CLK/ CHARGER 0, ou Activer LVDS_CLK/ CHARGER 0 & 1	Sélectionner Activer LVDS_CLK/LOADEN 0 or Activer LVDS_CLK/LOADEN 0 & 1 pour activer le port de sortie PLL lvds_clk ou loaden. Active ce paramètre au cas où la PLL alimente un bloc LVDS SERDES avec une PLL externe. Lors de l'utilisation des ports outclk I/O PLL avec des ports LVDS, outclk[0..3] est utilisé pour les ports lvds_clk[0,1] et loaden[0,1], outclk4 peut être utilisé pour les ports coreclk.
Activer l'accès au port de sortie PLL DPA	Activer ou désactiver	Allumez pour activer le port de sortie PLL DPA.
*suite…*

Paramètre	Valeur légale	Description
Activer l'accès au port de sortie d'horloge externe PLL	Activer ou désactiver	Allumez pour activer le port de sortie d'horloge externe PLL.
Spécifie quel outclk à utiliser comme source extclk_out[0]	C0 – C8	Spécifie le port outclk à utiliser comme source extclk_out[0].
Spécifie quel outclk à utiliser comme source extclk_out[1]	C0 – C8	Spécifie le port outclk à utiliser comme source extclk_out[1].

Onglet en cascade

Tableau 3. Paramètres IOPLL IP Core – Onglet Cascading3

Paramètre	Valeur légale	Description
Créer un signal "sortie en cascade" pour se connecter à une PLL en aval	Activer ou désactiver	Activez pour créer le port cascade_out, qui indique que cette PLL est une source et se connecte à une PLL de destination (en aval).
Spécifie quel outclk à utiliser comme source en cascade	0–8	Spécifie la source en cascade.
Créer un signal adjpllin ou cclk pour se connecter à une PLL en amont	Activer ou désactiver	Activez pour créer un port d'entrée, qui indique que cette PLL est une destination et se connecte à une PLL source (en amont).

Onglet Reconfiguration dynamique

Tableau 4. Paramètres IOPLL IP Core – Onglet Reconfiguration dynamique

Paramètre	Valeur légale	Description
Activer la reconfiguration dynamique de PLL	Activer ou désactiver	Activez l'activation de la reconfiguration dynamique de cette PLL (en conjonction avec PLL Reconfig Intel FPGA IP core).
Activer l'accès aux ports de décalage de phase dynamique	Activer ou désactiver	Activez l'interface d'activation du déphasage dynamique avec la PLL.
Option de génération MIF (3)	Générer Nouveau CMI File, Ajouter une configuration au MIF existant File, et Créer MIF File pendant la génération IP	Soit créer un nouveau .mif file contenant la configuration actuelle de la PLL d'E/S, ou ajouter cette configuration à un fichier .mif existant file. Vous pouvez utiliser ce .mif file pendant la reconfiguration dynamique pour reconfigurer la PLL d'E/S à ses paramètres actuels.
Chemin vers le nouveau MIF file (4)	—	Saisissez le lieu et file nom du nouveau .mif file à créer.
Chemin d'accès au MIF existant file (5)	—	Saisissez le lieu et file nom du .mif existant file vous avez l'intention d'ajouter.
*suite…*

Ce paramètre n'est disponible que lorsque l'option Activer la reconfiguration dynamique de la PLL est activée.

Ce paramètre n'est disponible que lorsque Générer un nouveau MIF File est sélectionné comme Génération MIF
Option.

Paramètre	Valeur légale	Description
Activer le décalage de phase dynamique pour le streaming MIF (3)	Activer ou désactiver	Activez pour stocker les propriétés de déphasage dynamique pour la reconfiguration PLL.
Sélection du compteur DPS (6)	C0-C8, Tout C, or M	Sélectionne le compteur devant subir un déphasage dynamique. M est le compteur de rétroaction et C est les compteurs post-échelle.
Nombre de déphasages dynamiques (6)	1–7	Sélectionne le nombre d'incréments de déphasage. La taille d'un seul incrément de déphasage est égale à 1/8 de la période du VCO. La valeur par défaut est 1.
Direction de déphasage dynamique (6)	Positif or Négatif	Détermine la direction du déphasage dynamique à stocker dans la PLL MIF.

Ce paramètre n'est disponible que lorsque Ajouter la configuration au MIF existant File est sélectionné comme option de génération MIF

Paramètres IOPLL IP Core – Onglet Paramètres avancés

Tableau 5. Paramètres IOPLL IP Core – Onglet Paramètres avancés

Paramètre	Valeur légale	Description
Paramètres avancés	—	Affiche un tableau des paramètres PLL physiques qui seront implémentés en fonction de votre entrée.

Description fonctionnelle

Une PLL d'E/S est un système de contrôle de fréquence qui génère une horloge de sortie en se synchronisant sur une horloge d'entrée. La PLL compare la différence de phase entre le signal d'entrée et le signal de sortie d'un voltagl'oscillateur contrôlé électroniquement (VCO), puis effectue une synchronisation de phase pour maintenir un angle de phase constant (verrouillage) sur la fréquence du signal d'entrée ou de référence. La boucle de synchronisation ou de rétroaction négative du système force la PLL à être verrouillée en phase.
Vous pouvez configurer des PLL comme multiplicateurs de fréquence, diviseurs, démodulateurs, générateurs de suivi ou circuits de récupération d'horloge. Vous pouvez utiliser des PLL pour générer des fréquences stables, récupérer des signaux d'un canal de communication bruyant ou distribuer des signaux d'horloge dans votre conception.

Blocs de construction d'une PLL

Les principaux blocs de la PLL d'E/S sont le détecteur de fréquence de phase (PFD), la pompe de charge, le filtre de boucle, le VCO et les compteurs, tels qu'un compteur de rétroaction (M), un compteur de pré-échelle (N) et un post- compteurs d'échelle (C). L'architecture PLL dépend de l'appareil que vous utilisez dans votre conception.

Ce paramètre n'est disponible que lorsque l'option Activer le décalage de phase dynamique pour le streaming MIF est activée.

Architecture typique d'E/S PLL

Les termes suivants sont couramment utilisés pour décrire le comportement d'une PLL :
Temps de verrouillage PLL—également appelé temps d'acquisition PLL. Le temps de verrouillage de la PLL est le temps nécessaire à la PLL pour atteindre la fréquence cible et la relation de phase après la mise sous tension, après un changement de fréquence de sortie programmé ou après une réinitialisation de la PLL. Remarque : Le logiciel de simulation ne modélise pas un temps de verrouillage PLL réaliste. La simulation montre un temps de verrouillage irréaliste. Pour la spécification du temps de verrouillage réel, reportez-vous à la fiche technique de l'appareil.
Résolution PLL - la valeur d'incrément de fréquence minimale d'un VCO PLL. Le nombre de bits dans les compteurs M et N détermine la valeur de résolution PLL.
PLLample taux—les FREF sampfréquence requise pour effectuer la correction de phase et de fréquence dans la PLL. Les PLLample taux est fREF /N.

Verrouillage PLL

Le verrouillage PLL dépend des deux signaux d'entrée dans le détecteur de fréquence de phase. Le signal de verrouillage est une sortie asynchrone des PLL. Le nombre de cycles requis pour déclencher le signal de verrouillage dépend de l'horloge d'entrée de la PLL qui synchronise le circuit de verrouillage à déclenchement. Divisez le temps de verrouillage maximal de la PLL par la période de l'horloge d'entrée de la PLL pour calculer le nombre de cycles d'horloge requis pour déclencher le signal de verrouillage.

Modes de fonctionnement

Le noyau IP IOPLL prend en charge six modes de retour d'horloge différents. Chaque mode permet la multiplication et la division d'horloge, le déphasage et la programmation du rapport cyclique.

Horloges de sortie

Le cœur IP IOPLL peut générer jusqu'à neuf signaux de sortie d'horloge. Les signaux de sortie d'horloge générés cadencent le cœur ou les blocs externes à l'extérieur du cœur.
Vous pouvez utiliser le signal de réinitialisation pour réinitialiser la valeur de l'horloge de sortie à 0 et désactiver les horloges de sortie PLL.
Chaque horloge de sortie a un ensemble de paramètres demandés où vous pouvez spécifier les valeurs souhaitées pour la fréquence de sortie, le déphasage et le rapport cyclique. Les paramètres souhaités sont les paramètres que vous souhaitez implémenter dans votre conception.

Les valeurs réelles pour la fréquence, le déphasage et le rapport cyclique sont les réglages les plus proches (la meilleure approximation des réglages souhaités) qui peuvent être mis en œuvre dans le circuit PLL.

Basculement de l'horloge de référence

La fonction de commutation d'horloge de référence permet à la PLL de basculer entre deux horloges d'entrée de référence. Utilisez cette fonction pour la redondance d'horloge ou pour une application à double domaine d'horloge comme dans un système. Le système peut activer une horloge redondante si l'horloge principale cesse de fonctionner.
À l'aide de la fonction de basculement de l'horloge de référence, vous pouvez spécifier la fréquence de la deuxième horloge d'entrée et sélectionner le mode et le délai de basculement.

Le bloc de détection de perte d'horloge et de basculement d'horloge de référence a les fonctions suivantes :

Surveille l'état de l'horloge de référence. Si l'horloge de référence tombe en panne, l'horloge bascule automatiquement sur une source d'entrée d'horloge de secours. L'horloge met à jour l'état des signaux clkbad et activeclk pour alerter l'événement.
Bascule l'horloge de référence entre deux fréquences différentes. Utilisez le signal extswitch pour contrôler manuellement l'action de l'interrupteur. Après un basculement, la PLL peut temporairement perdre le verrouillage et passer par le processus de calcul.

Cascade PLL à PLL

Si vous cascadez des PLL dans votre conception, la PLL source (en amont) doit avoir un paramètre de bande passante faible, tandis que la PLL de destination (en aval) doit avoir un paramètre de bande passante élevée. Pendant la mise en cascade, la sortie de la source PLL sert d'horloge de référence (entrée) de la destination PLL. Les paramètres de bande passante des PLL en cascade doivent être différents. Si les paramètres de bande passante des PLL en cascade sont les mêmes, les PLL en cascade peuvent amplifie le bruit de phase à certaines fréquences. La source d'horloge d'entrée adjpllin est utilisée pour l'inter-cascadage entre les PLL fractionnaires fracturables.

Ports

Tableau 6. Ports principaux IOPLL IP

Paramètre	Taper	Condition	Description
refclk	Saisir	Requis	La source d'horloge de référence qui pilote la PLL d'E/S.
premier	Saisir	Requis	Le port de réinitialisation asynchrone pour les horloges de sortie. Mettez ce port au niveau haut pour réinitialiser toutes les horloges de sortie à la valeur 0. Vous devez connecter ce port au signal de contrôle de l'utilisateur.
fbclk	Saisir	Facultatif	Le port d'entrée de rétroaction externe pour la PLL d'E/S. Le noyau IP IOPLL crée ce port lorsque la PLL d'E/S fonctionne en mode de rétroaction externe ou en mode tampon sans retard. Pour compléter la boucle de rétroaction, une connexion au niveau de la carte doit connecter le port fbclk et le port de sortie d'horloge externe de la PLL d'E/S.
fboutclk	Sortir	Facultatif	Le port qui alimente le port fbclk via le circuit synoptique. Le port fboutclk est disponible uniquement si la PLL d'E/S est en mode de rétroaction externe.
zdbfbclk	Bidirectionnelle	Facultatif	Le port bidirectionnel qui se connecte au circuit synoptique. Ce port doit se connecter à une broche bidirectionnelle placée sur la broche de sortie dédiée à la rétroaction positive de la PLL d'E/S. Le port zdbfbclk est disponible uniquement si la PLL d'E/S est en mode tampon à délai nul. Pour éviter la réflexion du signal lors de l'utilisation du mode tampon sans retard, ne placez pas de pistes de carte sur la broche d'E/S bidirectionnelle.
fermé	Sortir	Facultatif	Le noyau IP IOPLL place ce port au niveau haut lorsque la PLL acquiert le verrouillage. Le port reste haut tant que l'IOPLL est verrouillé. La PLL d'E/S affirme le port verrouillé lorsque les phases et les fréquences de l'horloge de référence et de l'horloge de retour sont les mêmes.
*suite…*

Paramètre	Taper	Condition	Description
			identique ou dans la tolérance du circuit de verrouillage. Lorsque la différence entre les deux signaux d'horloge dépasse la tolérance du circuit de verrouillage, la PLL d'E/S perd le verrouillage.
refclk1	Saisir	Facultatif	Deuxième source d'horloge de référence qui pilote la PLL d'E/S pour la fonction de commutation d'horloge.
commutateur externe	Saisir	Facultatif	Activez le signal de commutation externe bas (1'b0) pendant au moins 3 cycles d'horloge pour commuter manuellement l'horloge.
clk actif	Sortir	Facultatif	Signal de sortie pour indiquer quelle source d'horloge de référence est utilisée par I/O PLL.
clkbad	Sortir	Facultatif	Signal de sortie indiquant que l'état de la source d'horloge de référence est bon ou mauvais.
cascade_out	Sortir	Facultatif	Signal de sortie qui alimente la PLL d'E/S en aval.
adjpllin	Saisir	Facultatif	Signal d'entrée alimenté par la PLL d'E/S en amont.
sortie_[]	Sortir	Facultatif	Horloge de sortie d'E/S PLL.

Archives du guide de l'utilisateur IOPLL Intel FPGA IP Core

Si une version IP core n'est pas répertoriée, le guide de l'utilisateur de la version IP core précédente s'applique

Version de base IP	Guide de l'utilisateur
17.0	Guide de l'utilisateur du noyau IP Altera I/O à boucle à verrouillage de phase (Altera IOPLL)
16.1	Guide de l'utilisateur du noyau IP Altera I/O à boucle à verrouillage de phase (Altera IOPLL)
16.0	Guide de l'utilisateur du noyau IP Altera I/O à boucle à verrouillage de phase (Altera IOPLL)
15.0	Guide de l'utilisateur du noyau IP Altera I/O à boucle à verrouillage de phase (Altera IOPLL)

Historique de révision du document pour le guide de l'utilisateur IOPLL Intel FPGA IP Core

Version du document	IntelQuartus® Version principale	Changements
2019.06.24	18.1	Mise à jour de la description des entrées d'horloge dédiées dans le Architecture typique d'E/S PLL diagramme.
2019.01.03	18.1	• Mise à jour du Accès au port de sortie PLL LVDS_CLK/LOADEN paramètre dans le Paramètres IOPLL IP Core – Onglet Paramètres tableau. • Mise à jour de la description du port zdbfbclk dans le Ports principaux IOPLL IP tableau.
2018.09.28	18.1	• Correction de la description de extswitch dans le Ports principaux IOPLL IP tableau. • Renommer les cœurs IP suivants conformément au changement de marque d'Intel : - Changement du cœur IP Altera IOPLL en cœur IOPLL Intel FPGA IP. — Modification du noyau IP Altera PLL Reconfig en noyau IP Intel FPGA PLL Reconfig. — Remplacement du cœur IP Arria 10 FPLL par le cœur IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Date	Version	Changements
Juin 2017	2017.06.16	• Ajout de la prise en charge des appareils Intel Cyclone 10 GX. • Rebaptisé Intel.
Décembre 2016	2016.12.05	Mise à jour de la description du premier port du cœur IP.
Juin 2016	2016.06.23	• Mise à jour du tableau Paramètres IP Core – Onglet Paramètres. — Mise à jour de la description des paramètres de basculement manuel et de basculement automatique avec remplacement manuel. Le signal de commande de commutation d'horloge est actif au niveau bas. — Mise à jour de la description du paramètre Délai de basculement. • Compteurs M et C définis pour le paramètre de sélection de compteur DPS dans le tableau Paramètres IP Core – Onglet de reconfiguration dynamique. • Modification du nom du port de basculement d'horloge de clkswitch en extswitch dans le diagramme d'architecture PLL d'E/S typique.
Mai 2016	2016.05.02	Paramètres IP Core mis à jour – Tableau de l'onglet Reconfiguration dynamique.
Mai 2015	2015.05.04	Mise à jour de la description du paramètre Activer l'accès au port de sortie PLL LVDS_CLK/LOADEN dans Paramètres IP Core – Tableau de l'onglet Paramètres. Ajout d'un lien vers le tableau Interface de signal entre les cœurs IP Altera IOPLL et Altera LVDS SERDES dans le chapitre E/S et E/S haute vitesse dans les périphériques Arria 10.
2014er août	2014.08.18	Version initiale.

Documents / Ressources

Intel UG-01155 IOPLL FPGA IP Core [pdf] Guide de l'utilisateur
UG-01155 Noyau IP FPGA IOPLL, UG-01155, Noyau IP IOPLL FPGA, Noyau IP FPGA

Références

Manuel d'utilisation

Intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core Guide de l'utilisateur