intel UG-01155 ຄູ່ມືຜູ້ໃຊ້ IOPLL FPGA IP Core

ຮອງຮັບການປ້ອນຂໍ້ມູນ PLL (adjpllin) ທີ່ຕິດກັນເພື່ອເຊື່ອມຕໍ່ກັບ PLL ເທິງກະແສໃນ PLL cascading mode.
ສ້າງການເລີ່ມຕົ້ນຄວາມຊົງຈໍາ File (.mif) ແລະອະນຸຍາດໃຫ້ PLL dynamicVreconfiguration.

ສະຫນັບສະຫນູນການປ່ຽນແປງໄລຍະແບບເຄື່ອນໄຫວ PLL.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

ການແນະນໍາ Intel FPGA IP Cores
ໃຫ້ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ Intel FPGA IP cores ແລະຕົວແກ້ໄຂພາລາມິເຕີ.
ຮູບແບບການດຳເນີນງານໃນໜ້າ 9

ໂມງອອກໜ້າ 10
ການປ່ຽນໂມງອ້າງອີງໃນໜ້າ 10

PLL-to-PLL Cascading ໃນໜ້າທີ 11
IOPLL Intel FPGA IP Core User Guide Archives ໃນໜ້າທີ 12

ສະໜອງລາຍຊື່ຄູ່ມືຜູ້ໃຊ້ສຳລັບລຸ້ນກ່ອນໜ້າຂອງ IOPLL Intel FPGA IP core.

ການຊ່ວຍເຫຼືອຄອບຄົວອຸປະກອນ

ຫຼັກ IOPLL IP ຮອງຮັບພຽງແຕ່ຄອບຄົວອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX.

ພາຣາມິເຕີຫຼັກ IOPLL IP

ຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ IOPLL IP ປາກົດຢູ່ໃນໝວດ PLL ຂອງລາຍການ IP.

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ຄອບຄົວອຸປະກອນ	Intel Arria 10, Intel ພາຍຸໄຊໂຄລນ 10 GX	ລະບຸຄອບຄົວອຸປະກອນ.
ອົງປະກອບ	—	ລະບຸອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ.
ລະດັບຄວາມໄວ	—	ລະບຸລະດັບຄວາມໄວສໍາລັບອຸປະກອນເປົ້າຫມາຍ.
ໂໝດ PLL	ຈຳນວນເຕັມ-N PLL	ລະບຸຮູບແບບທີ່ໃຊ້ສໍາລັບຫຼັກ IOPLL IP. ການຄັດເລືອກທາງກົດໝາຍເທົ່ານັ້ນ Integer-N PLL. ຖ້າທ່ານຕ້ອງການ PLL ເສດສ່ວນ, ທ່ານຕ້ອງໃຊ້ fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
ຄວາມຖີ່ຂອງໂມງອ້າງອີງ	—	ລະບຸຄວາມຖີ່ຂອງການປ້ອນຂໍ້ມູນສໍາລັບໂມງປ້ອນຂໍ້ມູນ, refclk, ໃນ MHz. ຄ່າເລີ່ມຕົ້ນແມ່ນ 100.0 MHz. ຄ່າຕໍ່າສຸດ ແລະສູງສຸດແມ່ນຂຶ້ນກັບອຸປະກອນທີ່ເລືອກ.
ເປີດໃຊ້ຜອດຜົນຜະລິດທີ່ຖືກລັອກ	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອເປີດໃຊ້ຜອດທີ່ລັອກໄວ້.
ເປີດໃຊ້ຕົວກໍານົດການໂມງອອກທາງກາຍຍະພາບ	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອໃສ່ຕົວກໍານົດການຕ້ານ PLL ທາງດ້ານຮ່າງກາຍແທນທີ່ຈະກໍານົດຄວາມຖີ່ຂອງໂມງຜົນຜະລິດທີ່ຕ້ອງການ.
ຮູບແບບການເຮັດວຽກ	ໂດຍກົງ, ຄຳ ຕິຊົມຈາກພາຍນອກ, ປົກກະຕິ, ແຫຼ່ງ synchronous, ສູນ buffer ຄວາມລ່າຊ້າ, ຫຼື lvds	ລະບຸການເຮັດວຽກຂອງ PLL. ການດໍາເນີນງານເລີ່ມຕົ້ນແມ່ນ ໂດຍກົງ ໂໝດ. • ຖ້າທ່ານເລືອກ ໂດຍກົງ ໂຫມດ, PLL ຫຼຸດຜ່ອນຄວາມຍາວຂອງເສັ້ນທາງຄໍາຄຶດຄໍາເຫັນເພື່ອຜະລິດ jitter ຂະຫນາດນ້ອຍສຸດທີ່ເປັນໄປໄດ້ຢູ່ທີ່ຜົນຜະລິດ PLL. ໂມງພາຍໃນແລະພາຍນອກຂອງ PLL ແມ່ນການປ່ຽນໄລຍະກ່ຽວກັບການປ້ອນຂໍ້ມູນ PLL. ໃນຮູບແບບນີ້, PLL ບໍ່ໄດ້ຊົດເຊີຍສໍາລັບເຄືອຂ່າຍໂມງໃດໆ. • ຖ້າທ່ານເລືອກ ປົກກະຕິ ໂຫມດ, PLL ຊົດເຊີຍການຊັກຊ້າຂອງເຄືອຂ່າຍໂມງພາຍໃນທີ່ໃຊ້ໂດຍຜົນຜະລິດໂມງ. ຖ້າ PLL ຍັງຖືກໃຊ້ເພື່ອຂັບ pin ຂາອອກຂອງໂມງພາຍນອກ, ການປ່ຽນໄລຍະທີ່ສອດຄ້ອງກັນຂອງສັນຍານຢູ່ໃນ pin ຜົນຜະລິດເກີດຂື້ນ. • ຖ້າທ່ານເລືອກ ແຫຼ່ງ synchronous ໂໝດ, ການລ່າຊ້າໂມງຈາກ pin ຫາ I/O input register ກົງກັບຄວາມລ່າຊ້າຂອງຂໍ້ມູນຈາກ pin ຫາ I/O input register. • ຖ້າທ່ານເລືອກ ຄຳ ຕິຊົມຈາກພາຍນອກ ໂຫມດ, ທ່ານຕ້ອງເຊື່ອມຕໍ່ຜອດປ້ອນຂໍ້ມູນ fbclk ກັບ PIN ປ້ອນຂໍ້ມູນ. ການເຊື່ອມຕໍ່ລະດັບກະດານຕ້ອງເຊື່ອມຕໍ່ທັງຂາເຂົ້າ ແລະພອດຜົນຜະລິດໂມງພາຍນອກ, fboutclk. ພອດ fbclk ແມ່ນສອດຄ່ອງກັບໂມງປ້ອນຂໍ້ມູນ. • ຖ້າທ່ານເລືອກ ສູນ buffer ຄວາມລ່າຊ້າ ໂຫມດ, PLL ຕ້ອງປ້ອນ pin ຜົນຜະລິດຂອງໂມງພາຍນອກແລະຊົດເຊີຍການຊັກຊ້າທີ່ແນະນໍາໂດຍ pin ນັ້ນ. ສັນຍານທີ່ສັງເກດເຫັນຢູ່ໃນເຂັມປັກໝຸດແມ່ນ synchronized ກັບໂມງປ້ອນຂໍ້ມູນ. ຜົນຜະລິດໂມງ PLL ເຊື່ອມຕໍ່ກັບພອດ altbidir ແລະຂັບ zdbfbclk ເປັນຜອດຜົນຜະລິດ. ຖ້າ PLL ຍັງຂັບເຄື່ອນເຄືອຂ່າຍໂມງພາຍໃນ, ການປ່ຽນໄລຍະທີ່ສອດຄ້ອງກັນຂອງເຄືອຂ່າຍນັ້ນເກີດຂື້ນ. • ຖ້າທ່ານເລືອກ lvds ໂຫມດ, ຂໍ້ມູນດຽວກັນແລະການພົວພັນເວລາໂມງຂອງ pins ຢູ່ໃນບັນທຶກການຈັບພາບ SERDES ພາຍໃນແມ່ນຮັກສາໄວ້. ຮູບແບບການຊົດເຊີຍຄວາມລ່າຊ້າໃນເຄືອຂ່າຍໂມງ LVDS, ແລະລະຫວ່າງ pin ຂໍ້ມູນແລະເຂັມໂມງເຂົ້າກັບເສັ້ນທາງບັນທຶກການຈັບ SERDES.
ຈໍານວນໂມງ	1–9	ລະບຸຈໍານວນໂມງຜົນຜະລິດທີ່ຕ້ອງການສໍາລັບແຕ່ລະອຸປະກອນໃນການອອກແບບ PLL. ການຕັ້ງຄ່າທີ່ຮ້ອງຂໍສໍາລັບຄວາມຖີ່ຂອງການຜະລິດໄດ້, ໄລຍະການປ່ຽນແປງ, ແລະວົງຈອນຫນ້າທີ່ແມ່ນສະແດງໃຫ້ເຫັນໂດຍອີງໃສ່ຈໍານວນຂອງໂມງເລືອກ.
ລະບຸຄວາມຖີ່ VCO	ເປີດ ຫຼື ປິດ	ອະນຸຍາດໃຫ້ທ່ານຈໍາກັດຄວາມຖີ່ VCO ກັບຄ່າທີ່ກໍານົດໄວ້. ນີ້ແມ່ນເປັນປະໂຫຍດໃນເວລາທີ່ສ້າງ PLL ສໍາລັບຮູບແບບພາຍນອກຂອງ LVDS, ຫຼືຖ້າຕ້ອງການຂະຫນາດການປ່ຽນແປງໄລຍະແບບເຄື່ອນໄຫວສະເພາະ.
*ສືບຕໍ່…*

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ຄວາມຖີ່ VCO (1)	—	• ເມື່ອໃດ ເປີດໃຊ້ຕົວກໍານົດການໂມງອອກທາງກາຍຍະພາບ ເປີດ- ສະແດງຄວາມຖີ່ VCO ໂດຍອີງໃສ່ຄ່າຂອງ ຄວາມຖີ່ຂອງໂມງອ້າງອີງ, ຕົວຄູນຄູນ (M-Counter), ແລະ ປັດໄຈການແບ່ງ (N-Counter). • ເມື່ອໃດ ເປີດໃຊ້ຕົວກໍານົດການໂມງອອກທາງກາຍຍະພາບ ຖືກປິດ - ອະນຸຍາດໃຫ້ທ່ານລະບຸຄ່າທີ່ຮ້ອງຂໍສໍາລັບຄວາມຖີ່ VCO. ຄ່າເລີ່ມຕົ້ນແມ່ນ 600.0 MHz.
ໃຫ້ຊື່ໂມງທົ່ວໂລກ	ເປີດ ຫຼື ປິດ	ອະນຸຍາດໃຫ້ທ່ານປ່ຽນຊື່ໂມງຜົນຜະລິດ.
ຊື່ໂມງ	—	ຊື່ໂມງຜູ້ໃຊ້ສໍາລັບ Synopsis Design Constraints (SDC).
ຄວາມຖີ່ທີ່ຕ້ອງການ	—	ລະບຸຄວາມຖີ່ຂອງໂມງຜົນຜະລິດຂອງຜອດໂມງຜົນຜະລິດທີ່ສອດຄ້ອງກັນ, outclk[], ໃນ MHz. ຄ່າເລີ່ມຕົ້ນແມ່ນ 100.0 MHz. ຄ່າຕໍ່າສຸດ ແລະສູງສຸດແມ່ນຂຶ້ນກັບອຸປະກອນທີ່ໃຊ້. PLL ພຽງແຕ່ອ່ານຕົວເລກຢູ່ໃນຫົກຕໍາແຫນ່ງທົດສະນິຍົມທໍາອິດ.
ຄວາມຖີ່ຕົວຈິງ	—	ອະນຸຍາດໃຫ້ທ່ານເລືອກຄວາມຖີ່ຂອງໂມງຜົນຜະລິດຕົວຈິງຈາກບັນຊີລາຍຊື່ຂອງຄວາມຖີ່ຂອງການບັນລຸໄດ້. ຄ່າເລີ່ມຕົ້ນແມ່ນຄວາມຖີ່ທີ່ບັນລຸໄດ້ໃກ້ທີ່ສຸດກັບຄວາມຖີ່ທີ່ຕ້ອງການ.
ຫນ່ວຍງານ Phase Shift	ps or ອົງສາ	ກໍານົດຫນ່ວຍງານການປ່ຽນແປງໄລຍະສໍາລັບຜອດໂມງຜົນຜະລິດທີ່ສອດຄ້ອງກັນ, outclk[], ໃນ picoseconds (ps) ຫຼືອົງສາ.
ການປ່ຽນແປງໄລຍະທີ່ຕ້ອງການ	—	ລະບຸຄ່າທີ່ຮ້ອງຂໍສໍາລັບການປ່ຽນໄລຍະ. ຄ່າເລີ່ມຕົ້ນແມ່ນ 0 ເພງ.
ການປ່ຽນແປງໄລຍະຕົວຈິງ	—	ອະນຸຍາດໃຫ້ທ່ານເລືອກເອົາການປ່ຽນແປງໄລຍະທີ່ແທ້ຈິງຈາກບັນຊີລາຍການຂອງຄ່າການປ່ຽນແປງໄລຍະທີ່ສາມາດບັນລຸໄດ້. ຄ່າເລີ່ມຕົ້ນແມ່ນການປ່ຽນໄລຍະທີ່ໃກ້ທີ່ສຸດທີ່ບັນລຸໄດ້ໄປສູ່ການປ່ຽນໄລຍະທີ່ຕ້ອງການ.
ວົງຈອນຫນ້າທີ່ທີ່ຕ້ອງການ	0.0–100.0	ລະບຸຄ່າທີ່ຮ້ອງຂໍສໍາລັບຮອບວຽນຫນ້າທີ່. ຄ່າເລີ່ມຕົ້ນແມ່ນ 50.0%.
ວົງຈອນຫນ້າທີ່ຕົວຈິງ	—	ອະນຸຍາດໃຫ້ທ່ານເລືອກເອົາຮອບວຽນຫນ້າທີ່ຕົວຈິງຈາກບັນຊີລາຍຊື່ຂອງມູນຄ່າວົງຈອນຫນ້າທີ່ສາມາດບັນລຸໄດ້. ຄ່າເລີ່ມຕົ້ນແມ່ນຮອບວຽນໜ້າທີ່ທີ່ສາມາດບັນລຸໄດ້ໃກ້ທີ່ສຸດກັບຮອບວຽນໜ້າທີ່ທີ່ຕ້ອງການ.
ຕົວຄູນຄູນ (M-Counter) (2)	4–511	ລະບຸປັດໄຈຄູນຂອງ M-counter. ຂອບເຂດທາງດ້ານກົດໝາຍຂອງຕົວນັບ M ແມ່ນ 4–511. ຢ່າງໃດກໍຕາມ, ຂໍ້ຈໍາກັດກ່ຽວກັບຄວາມຖີ່ຕ່ໍາສຸດ PFD ທາງດ້ານກົດຫມາຍແລະຄວາມຖີ່ສູງສຸດຂອງ VCO ທາງດ້ານກົດຫມາຍຈໍາກັດຂອບເຂດຕ້ານ M ທີ່ມີປະສິດຕິຜົນເປັນ 4-160.
ປັດໄຈການແບ່ງ (N-Counter) (2)	1–511	ລະບຸປັດໄຈການແບ່ງຂອງ N-counter. ຂອບເຂດທາງດ້ານກົດໝາຍຂອງຕົວນັບ N ແມ່ນ 1–511. ຢ່າງໃດກໍ່ຕາມ, ຂໍ້ຈໍາກັດກ່ຽວກັບຄວາມຖີ່ PFD ທາງດ້ານກົດຫມາຍຂັ້ນຕ່ໍາຈໍາກັດຂອບເຂດປະສິດທິພາບຂອງ N counter ກັບ 1-80.
ປັດໄຈການແບ່ງ (C-Counter) (2)	1–511	ລະບຸປັດໄຈການແບ່ງສໍາລັບໂມງຜົນຜະລິດ (C-counter).

ພາຣາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ເມື່ອເປີດໃຊ້ຕົວກໍານົດການໂມງອອກທາງກາຍຍະພາບປິດ.

ພາຣາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ເມື່ອເປີດໃຊ້ຕົວກໍານົດການໂມງອອກທາງກາຍະພາບເທົ່ານັ້ນ.

IOPLL IP ຕົວກໍານົດການຫຼັກ – ແຖບການຕັ້ງຄ່າ

ຕາຕະລາງ 2. IOPLL IP Core Parameters – Settings Tab

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
PLL Bandwidth Preset	ຕໍ່າ, ຂະຫນາດກາງ, ຫຼື ສູງ	ລະບຸການຕັ້ງຄ່າແບນວິດ PLL ລ່ວງໜ້າ. ການເລືອກເລີ່ມຕົ້ນແມ່ນ ຕໍ່າ.
PLL ປັບອັດຕະໂນມັດ	ເປີດ ຫຼື ປິດ	ປັບ PLL ດ້ວຍຕົນເອງໂດຍອັດຕະໂນມັດເມື່ອສູນເສຍການລັອກ.
ສ້າງການປ້ອນຂໍ້ມູນທີສອງ clk 'refclk1'	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອໃຫ້ໂມງສຳຮອງທີ່ຕິດກັບ PLL ຂອງທ່ານທີ່ສາມາດສະຫຼັບກັບໂມງອ້າງອີງຕົ້ນສະບັບຂອງທ່ານໄດ້.
ຄວາມຖີ່ຂອງໂມງອ້າງອີງທີສອງ	—	ເລືອກຄວາມຖີ່ຂອງສັນຍານໂມງເຂົ້າທີສອງ. ຄ່າເລີ່ມຕົ້ນແມ່ນ 100.0 MHz. ຄ່າຕໍ່າສຸດ ແລະສູງສຸດແມ່ນຂຶ້ນກັບອຸປະກອນທີ່ໃຊ້.
ສ້າງສັນຍານ 'active_clk' ເພື່ອຊີ້ບອກໂມງປ້ອນຂໍ້ມູນທີ່ໃຊ້ຢູ່	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອສ້າງຜົນຜະລິດ activeclk. ຜົນຜະລິດ activeclk ຊີ້ບອກໂມງປ້ອນຂໍ້ມູນທີ່ໃຊ້ໂດຍ PLL. ສັນຍານ output ຕ່ໍາສະແດງເຖິງ refclk ແລະສັນຍານ output ສູງຊີ້ໃຫ້ເຫັນ refclk1.
ສ້າງສັນຍານ 'clkbad' ສໍາລັບແຕ່ລະໂມງປ້ອນຂໍ້ມູນ	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອສ້າງສອງຜົນໄດ້ຮັບ clkbad, ຫນຶ່ງສໍາລັບແຕ່ລະໂມງປ້ອນຂໍ້ມູນ. ສັນຍານຂາອອກຕໍ່າສະແດງວ່າໂມງເຮັດວຽກ ແລະສັນຍານອອກສູງສະແດງວ່າໂມງບໍ່ເຮັດວຽກ.
ໂໝດສະຫຼັບ	ສະຫຼັບອັດຕະໂນມັດ, ການປ່ຽນດ້ວຍມື, ຫຼື ການປ່ຽນອັດຕະໂນມັດດ້ວຍການຍົກເລີກດ້ວຍມື	ລະບຸຮູບແບບການສະຫຼັບສຳລັບແອັບພລິເຄຊັນການອອກແບບ. IP ສະຫນັບສະຫນູນສາມຮູບແບບການປ່ຽນ: • ຖ້າທ່ານເລືອກ ສະຫຼັບອັດຕະໂນມັດ ຮູບແບບ, ວົງຈອນ PLL ຕິດຕາມໂມງອ້າງອີງທີ່ເລືອກ. ຖ້າໂມງໜຶ່ງຢຸດ, ວົງຈອນຈະປ່ຽນເປັນໂມງສຳຮອງໂດຍອັດຕະໂນມັດໃນສອງສາມຮອບໂມງ ແລະອັບເດດສັນຍານສະຖານະ, clkbad ແລະ activeclk. • ຖ້າທ່ານເລືອກ ການປ່ຽນດ້ວຍມື ໂຫມດ, ເມື່ອສັນຍານຄວບຄຸມ, extswitch, ປ່ຽນຈາກ logic ສູງໄປຫາ logic low, ແລະຢູ່ຕ່ໍາເປັນເວລາຢ່າງຫນ້ອຍສາມຮອບ, ໂມງປ້ອນຂໍ້ມູນຈະປ່ຽນໄປຫາໂມງອື່ນ. extswitch ສາມາດສ້າງໄດ້ຈາກເຫດຜົນຫຼັກ FPGA ຫຼື pin ປ້ອນຂໍ້ມູນ. •ຖ້າທ່ານເລືອກ ການປ່ຽນອັດຕະໂນມັດດ້ວຍການຍົກເລີກດ້ວຍມື ໂຫມດ, ເມື່ອສັນຍານ extswitch ຕໍ່າ, ມັນ overrides ຟັງຊັນສະຫຼັບອັດຕະໂນມັດ. ຕາບໃດທີ່ extswitch ຍັງຄົງຕໍ່າ, ການປະຕິບັດການສະຫຼັບເພີ່ມເຕີມຈະຖືກບລັອກ. ເພື່ອເລືອກໂຫມດນີ້, ສອງແຫຼ່ງຂອງໂມງຂອງທ່ານຕ້ອງເຮັດວຽກຢູ່ ແລະ ຄວາມຖີ່ຂອງໂມງທັງສອງບໍ່ສາມາດແຕກຕ່າງກັນຫຼາຍກ່ວາ 20%. ຖ້າໂມງທັງສອງບໍ່ຢູ່ໃນຄວາມຖີ່ດຽວກັນ, ແຕ່ຄວາມແຕກຕ່າງຂອງໄລຍະເວລາຂອງພວກເຂົາແມ່ນຢູ່ພາຍໃນ 20%, ຕັນການກວດສອບການສູນເສຍໂມງສາມາດກວດພົບໂມງທີ່ສູນເສຍ. PLL ສ່ວນຫຼາຍອາດຈະຫຼຸດລົງຈາກການລັອກຫຼັງຈາກປິດການປ້ອນຂໍ້ມູນໂມງ PLL ແລະຕ້ອງການເວລາເພື່ອລັອກອີກຄັ້ງ.
ເລື່ອນການປ່ຽນ	0–7	ເພີ່ມຈໍານວນສະເພາະຂອງການຊັກຊ້າຮອບວຽນເຂົ້າໃນຂະບວນການປ່ຽນ. ຄ່າເລີ່ມຕົ້ນແມ່ນ 0.
ເຂົ້າເຖິງຜອດຜົນຜະລິດ PLL LVDS_CLK/ LOADEN	ຄົນພິການ, ເປີດໃຊ້ LVDS_CLK/ ໂຫລດ 0, ຫຼື ເປີດໃຊ້ LVDS_CLK/ ໂຫລດ 0 & 1	ເລືອກ ເປີດໃຊ້ LVDS_CLK/LOADEN 0 or ເປີດໃຊ້ LVDS_CLK/ LOADEN 0 & 1 ເພື່ອເປີດໃຊ້ PLL lvds_clk ຫຼືພອດຜົນຜະລິດທີ່ໂຫລດ. ເປີດໃຊ້ພາລາມິເຕີນີ້ໃນກໍລະນີທີ່ PLL ປ້ອນບລັອກ LVDS SERDES ກັບ PLL ພາຍນອກ. ເມື່ອໃຊ້ພອດ I/O PLL outclk ກັບພອດ LVDS, outclk[0..3] ຖືກນໍາໃຊ້ສໍາລັບພອດ lvds_clk[0,1] ແລະ loaden[0,1], outclk4 ສາມາດໃຊ້ສໍາລັບພອດ coreclk.
ເປີດໃຊ້ການເຂົ້າເຖິງພອດຜົນຜະລິດ PLL DPA	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອເປີດໃຊ້ຜອດຜົນຜະລິດ PLL DPA.
*ສືບຕໍ່…*

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ເປີດໃຊ້ການເຂົ້າເຖິງພອດຜົນຜະລິດໂມງພາຍນອກ PLL	ເປີດ ຫຼື ປິດ	ເປີດເພື່ອເປີດໃຊ້ຜອດຜົນຜະລິດໂມງພາຍນອກ PLL.
ລະບຸວ່າ outclk ໃດທີ່ຈະໃຊ້ເປັນ extclk_out[0] source	C0 – C8	ລະບຸພອດ outclk ທີ່ຈະໃຊ້ເປັນແຫຼ່ງ extclk_out[0].
ລະບຸວ່າ outclk ໃດທີ່ຈະໃຊ້ເປັນ extclk_out[1] source	C0 – C8	ລະບຸພອດ outclk ທີ່ຈະໃຊ້ເປັນແຫຼ່ງ extclk_out[1].

ແຖບ Cascading

ຕາຕະລາງ 3. IOPLL IP Core Parameters – Cascading Tab3

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ສ້າງສັນຍານ 'cascade out' ເພື່ອເຊື່ອມຕໍ່ກັບ PLL ລຸ່ມ	ເປີດ ຫຼື ປິດ	ເປີດເພື່ອສ້າງພອດ cascade_out, ເຊິ່ງຊີ້ໃຫ້ເຫັນວ່າ PLL ນີ້ແມ່ນແຫຼ່ງແລະເຊື່ອມຕໍ່ກັບຈຸດຫມາຍປາຍທາງ (downstream) PLL.
ລະບຸວ່າ outclk ໃດທີ່ຈະໃຊ້ເປັນແຫຼ່ງ cascading	0–8	ລະບຸແຫຼ່ງ cascading.
ສ້າງສັນຍານ adjpllin ຫຼື cclk ເພື່ອເຊື່ອມຕໍ່ກັບ PLL ຕົ້ນ	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອສ້າງພອດຂາເຂົ້າ, ເຊິ່ງຊີ້ໃຫ້ເຫັນວ່າ PLL ນີ້ແມ່ນຈຸດຫມາຍປາຍທາງແລະເຊື່ອມຕໍ່ກັບແຫຼ່ງ (ນ້ໍາ) PLL.

ແຖບການປັບຄ່າແບບໄດນາມິກ

ຕາຕະລາງ 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ເປີດໃຊ້ການປັບຄ່າ PLL ຄືນໃໝ່	ເປີດ ຫຼື ປິດ	ເປີດການເປີດໃຊ້ການຕັ້ງຄ່າແບບເຄື່ອນໄຫວຂອງ PLL ນີ້ (ໂດຍສົມທົບກັບ PLL Reconfig Intel FPGA IP core).
ເປີດໃຊ້ການເຂົ້າເຖິງພອດການປ່ຽນແປງໄລຍະໄດນາມິກ	ເປີດ ຫຼື ປິດ	ເປີດການເປີດໃຊ້ການໂຕ້ຕອບການປ່ຽນແປງໄລຍະແບບໄດນາມິກກັບ PLL.
ທາງເລືອກການຜະລິດ MIF (3)	ສ້າງ MIF ໃໝ່ File, ເພີ່ມການຕັ້ງຄ່າໃຫ້ກັບ MIF ທີ່ມີຢູ່ແລ້ວ File, ແລະ ສ້າງ MIF File ໃນລະຫວ່າງການສ້າງ IP	ສ້າງ .mif ໃໝ່ file ມີການຕັ້ງຄ່າປັດຈຸບັນຂອງ I/O PLL, ຫຼືເພີ່ມການຕັ້ງຄ່ານີ້ໃສ່ .mif ທີ່ມີຢູ່ແລ້ວ file. ທ່ານສາມາດນໍາໃຊ້ .mif ນີ້ file ໃນລະຫວ່າງການປັບຕັ້ງຄ່າແບບເຄື່ອນໄຫວເພື່ອ reconfigure I/O PLL ກັບການຕັ້ງຄ່າປະຈຸບັນຂອງຕົນ.
ເສັ້ນທາງສູ່ MIF ໃໝ່ file (4)	—	ໃສ່ສະຖານທີ່ແລະ file ຊື່ຂອງ .mif ໃຫມ່ file ຈະຖືກສ້າງຂື້ນ.
ເສັ້ນທາງໄປສູ່ MIF ທີ່ມີຢູ່ແລ້ວ file (5)	—	ໃສ່ສະຖານທີ່ແລະ file ຊື່ຂອງ .mif ທີ່ມີຢູ່ແລ້ວ file ທ່ານຕັ້ງໃຈຈະເພີ່ມໃສ່.
*ສືບຕໍ່…*

ພາຣາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ເມື່ອເປີດໃຊ້ການຕັ້ງຄ່າແບບໄດນາມິກຂອງ PLL ເທົ່ານັ້ນ.

ພາຣາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ເມື່ອສ້າງ MIF ໃໝ່ເທົ່ານັ້ນ File ຖືກເລືອກເປັນ MIF Generation
ທາງເລືອກ.

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ເປີດໃຊ້ Dynamic Phase Shift ສໍາລັບການຖ່າຍທອດ MIF (3)	ເປີດ ຫຼື ປິດ	ເປີດໃຊ້ເພື່ອເກັບຮັກສາຄຸນສົມບັດການປ່ຽນແປງໄລຍະແບບໄດນາມິກສໍາລັບການປັບຄ່າ PLL.
ການເລືອກຕົວຕ້ານການ DPS (6)	C0–C8, ທັງຫມົດ C, or M	ເລືອກຕົວນັບເພື່ອດຳເນີນການປ່ຽນໄລຍະແບບໄດນາມິກ. M ແມ່ນຕົວຄິດໄລ່ການຕອບສະ ໜອງ ແລະ C ແມ່ນຕົວນັບຕອບ.
ຈໍານວນການປ່ຽນແປງໄລຍະໄດນາມິກ (6)	1–7	ເລືອກຈໍານວນຂອງການປ່ຽນແປງໄລຍະເພີ່ມຂຶ້ນ. ຂະໜາດຂອງການປ່ຽນແປງໄລຍະດຽວແມ່ນເທົ່າກັບ 1/8 ຂອງໄລຍະເວລາ VCO. ຄ່າເລີ່ມຕົ້ນແມ່ນ 1.
ທິດທາງການປ່ຽນແປງໄລຍະໄດນາມິກ (6)	ບວກ or ລົບ	ກໍານົດທິດທາງການປ່ຽນແປງໄລຍະແບບເຄື່ອນໄຫວເພື່ອເກັບຮັກສາເຂົ້າໄປໃນ PLL MIF.

ພາລາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ເມື່ອເພີ່ມການຕັ້ງຄ່າກັບ MIF ທີ່ມີຢູ່ແລ້ວ File ຖືກເລືອກເປັນທາງເລືອກການຜະລິດ MIF

IOPLL IP ຕົວກໍານົດການຫຼັກ - ແຖບຕົວກໍານົດການຂັ້ນສູງ

ຕາຕະລາງ 5. IOPLL IP Core Parameters – Advanced Parameters Tab

ພາລາມິເຕີ	ມູນຄ່າທາງກົດໝາຍ	ລາຍລະອຽດ
ພາລາມິເຕີຂັ້ນສູງ	—	ສະແດງຕາຕະລາງການຕັ້ງຄ່າ PLL ທາງດ້ານຮ່າງກາຍທີ່ຈະປະຕິບັດໂດຍອີງໃສ່ຂໍ້ມູນຂອງທ່ານ.

ຄໍາອະທິບາຍຫນ້າທີ່

I/O PLL ແມ່ນລະບົບຄວບຄຸມຄວາມຖີ່ທີ່ສ້າງໂມງອອກໂດຍການຊິງໂຄຣໄນຕົວມັນເອງກັບໂມງປ້ອນຂໍ້ມູນ. PLL ປຽບທຽບຄວາມແຕກຕ່າງຂອງໄລຍະລະຫວ່າງສັນຍານເຂົ້າ ແລະສັນຍານອອກຂອງ voltage-controlled oscillator (VCO) ແລະຫຼັງຈາກນັ້ນດໍາເນີນການ synchronization ໄລຍະເພື່ອຮັກສາມຸມໄລຍະຄົງທີ່ (lock) ກ່ຽວກັບຄວາມຖີ່ຂອງການປ້ອນຂໍ້ມູນຫຼືສັນຍານອ້າງອີງ. ການ synchronization ຫຼື loop ຕິຊົມທາງລົບຂອງລະບົບບັງຄັບໃຫ້ PLL ຖືກລັອກໄລຍະ.
ທ່ານສາມາດກໍາຫນົດຄ່າ PLLs ເປັນຕົວຄູນຄວາມຖີ່, ຕົວແບ່ງ, demodulators, ເຄື່ອງກໍາເນີດຕິດຕາມ, ຫຼືວົງຈອນການຟື້ນຕົວຂອງໂມງ. ທ່ານສາມາດນໍາໃຊ້ PLLs ເພື່ອສ້າງຄວາມຖີ່ທີ່ຫມັ້ນຄົງ, ຟື້ນຕົວສັນຍານຈາກຊ່ອງທາງການສື່ສານທີ່ບໍ່ມີສຽງ, ຫຼືແຈກຢາຍສັນຍານໂມງຕະຫຼອດການອອກແບບຂອງທ່ານ.

ຕຶກອາຄານຂອງ PLL

ຕັນຕົ້ນຕໍຂອງ I/O PLL ແມ່ນເຄື່ອງກວດຈັບຄວາມຖີ່ໄລຍະ (PFD), ປັ໊ມສາກໄຟ, ການກັ່ນຕອງວົງ, VCO, ແລະຕົວນັບ, ເຊັ່ນເຄື່ອງນັບຄໍາຕິຊົມ (M), ເຄື່ອງນັບກ່ອນຂະຫນາດ (N), ແລະຫຼັງ. ຕົວນັບຂະໜາດ (C). ສະຖາປັດຕະຍະກໍາ PLL ແມ່ນຂຶ້ນກັບອຸປະກອນທີ່ທ່ານໃຊ້ໃນການອອກແບບຂອງທ່ານ.

ພາຣາມິເຕີນີ້ສາມາດໃຊ້ໄດ້ເມື່ອເປີດໃຊ້ Dynamic Phase Shift ສຳລັບການຖ່າຍທອດ MIF ເທົ່ານັ້ນ.

ສະຖາປັດຕະຍະກຳ I/O PLL ປົກກະຕິ

ຂໍ້ກໍານົດຕໍ່ໄປນີ້ແມ່ນຖືກນໍາໃຊ້ທົ່ວໄປເພື່ອອະທິບາຍພຶດຕິກໍາຂອງ PLL:
PLL lock time—ເອີ້ນກັນວ່າເວລາຊື້ PLL. ເວລາລັອກ PLL ແມ່ນເວລາສໍາລັບ PLL ທີ່ຈະບັນລຸຄວາມຖີ່ຂອງເປົ້າຫມາຍແລະຄວາມສໍາພັນໄລຍະຫຼັງຈາກພະລັງງານຂຶ້ນ, ຫຼັງຈາກການປ່ຽນແປງຄວາມຖີ່ຂອງຜົນຜະລິດທີ່ວາງແຜນໄວ້, ຫຼືຫຼັງຈາກການປັບ PLL. ຫມາຍເຫດ: ຊອບແວຈໍາລອງບໍ່ໄດ້ສ້າງແບບຈໍາລອງເວລາລັອກ PLL ທີ່ແທ້ຈິງ. ການຈຳລອງສະແດງເວລາລັອກໄວທີ່ບໍ່ສົມຈິງ. ສໍາລັບຂໍ້ກໍານົດທີ່ໃຊ້ເວລາລັອກຕົວຈິງ, ອີງໃສ່ແຜ່ນຂໍ້ມູນອຸປະກອນ.
ຄວາມລະອຽດ PLL—ຄ່າເພີ່ມຄວາມຖີ່ຕໍ່າສຸດຂອງ PLL VCO. ຈໍານວນບິດໃນຕົວນັບ M ແລະ N ກໍານົດຄ່າການແກ້ໄຂ PLL.
PLL sample ອັດຕາ — FREF sampຄວາມຖີ່ ling ທີ່ຕ້ອງການເພື່ອປະຕິບັດການແກ້ໄຂໄລຍະແລະຄວາມຖີ່ໃນ PLL. PLL sample ອັດຕາແມ່ນ fREF / N.

PLL Lock

ການລັອກ PLL ແມ່ນຂຶ້ນກັບສອງສັນຍານເຂົ້າຢູ່ໃນເຄື່ອງກວດຈັບຄວາມຖີ່ໄລຍະ. ສັນຍານລັອກແມ່ນເປັນຜົນອອກບໍ່ກົງກັນຂອງ PLLs. ຈໍານວນຂອງວົງຈອນທີ່ຕ້ອງການເພື່ອປະຕູສັນຍານລັອກແມ່ນຂຶ້ນກັບໂມງປ້ອນຂໍ້ມູນ PLL ທີ່ໂມງຂອງວົງຈອນ gated-lock. ແບ່ງເວລາລັອກສູງສຸດຂອງ PLL ໂດຍໄລຍະເວລາຂອງໂມງປ້ອນຂໍ້ມູນ PLL ເພື່ອຄິດໄລ່ຈໍານວນຮອບວຽນໂມງທີ່ຕ້ອງການເພື່ອປະຕູສັນຍານລັອກ.

ຮູບແບບການໃຊ້ງານ

ຫຼັກ IOPLL IP ຮອງຮັບຫົກໂຫມດການຕອບສະໜອງໂມງທີ່ແຕກຕ່າງກັນ. ແຕ່ລະໂຫມດອະນຸຍາດໃຫ້ການຄູນແລະການແບ່ງໂມງ, ການປ່ຽນໄລຍະ, ແລະການດໍາເນີນໂຄງການຮອບວຽນ.

ໂມງອອກ

ຫຼັກ IOPLL IP ສາມາດສ້າງສັນຍານອອກໄດ້ເຖິງເກົ້າໂມງ. ສັນຍານອອກຂອງໂມງທີ່ສ້າງຂຶ້ນຈະສົ່ງສັນຍານໂມງແກນ ຫຼື ຕັນພາຍນອກນອກຫຼັກ.
ທ່ານສາມາດໃຊ້ສັນຍານການປັບຄ່າການປັບຄ່າໂມງຜົນຜະລິດເປັນ 0 ແລະປິດການທໍາງານຂອງໂມງຜົນຜະລິດ PLL.
ໂມງຜົນຜະລິດແຕ່ລະມີຊຸດຂອງການຕັ້ງຄ່າການຮ້ອງຂໍທີ່ທ່ານສາມາດລະບຸຄ່າທີ່ຕ້ອງການສໍາລັບຄວາມຖີ່ຂອງການຜະລິດ, ການປ່ຽນແປງໄລຍະ, ແລະວົງຈອນຫນ້າທີ່. ການຕັ້ງຄ່າທີ່ຕ້ອງການແມ່ນການຕັ້ງຄ່າທີ່ທ່ານຕ້ອງການທີ່ຈະປະຕິບັດໃນການອອກແບບຂອງທ່ານ.

ຄ່າທີ່ແທ້ຈິງສໍາລັບຄວາມຖີ່, ການປ່ຽນໄລຍະ, ແລະວົງຈອນຫນ້າທີ່ແມ່ນການຕັ້ງຄ່າທີ່ໃກ້ຄຽງທີ່ສຸດ (ປະມານທີ່ດີທີ່ສຸດຂອງການຕັ້ງຄ່າທີ່ຕ້ອງການ) ທີ່ສາມາດປະຕິບັດໄດ້ໃນວົງຈອນ PLL.

ການປ່ຽນໂມງອ້າງອີງ

ຄຸນສົມບັດການປ່ຽນໂມງອ້າງອີງອະນຸຍາດໃຫ້ PLL ປ່ຽນລະຫວ່າງສອງໂມງປ້ອນຂໍ້ມູນອ້າງອີງ. ໃຊ້ຄຸນສົມບັດນີ້ສໍາລັບການຊໍ້າຊ້ອນຂອງໂມງ, ຫຼືສໍາລັບຄໍາຮ້ອງສະຫມັກໂດເມນສອງໂມງເຊັ່ນໃນລະບົບ. ລະບົບສາມາດເປີດໂມງທີ່ຊ້ຳຊ້ອນໄດ້ຖ້າໂມງຫຼັກຢຸດເຮັດວຽກ.
ການນໍາໃຊ້ຄຸນນະສົມບັດການສະຫຼັບໂມງອ້າງອີງ, ທ່ານສາມາດລະບຸຄວາມຖີ່ຂອງໂມງປ້ອນຂໍ້ມູນທີສອງ, ແລະເລືອກເອົາຮູບແບບແລະການຊັກຊ້າສໍາລັບການສະຫຼັບ.

ການກວດສອບການສູນເສຍໂມງແລະການປິດສະຫຼັບໂມງອ້າງອີງມີຫນ້າທີ່ດັ່ງຕໍ່ໄປນີ້:

ຕິດຕາມສະຖານະໂມງອ້າງອີງ. ຖ້າໂມງອ້າງອີງລົ້ມເຫລວ, ໂມງຈະປ່ຽນໄປເປັນແຫຼ່ງປ້ອນຂໍ້ມູນຂອງໂມງສຳຮອງໂດຍອັດຕະໂນມັດ. ໂມງອັບເດດສະຖານະຂອງສັນຍານ clkbad ແລະ activeclk ເພື່ອແຈ້ງເຕືອນເຫດການ.
ສະຫຼັບໂມງອ້າງອີງໄປມາລະຫວ່າງສອງຄວາມຖີ່ທີ່ແຕກຕ່າງກັນ. ໃຊ້ສັນຍານ extswitch ເພື່ອຄວບຄຸມການດໍາເນີນການສະວິດດ້ວຍຕົນເອງ. ຫຼັງຈາກການປ່ຽນແປງເກີດຂຶ້ນ, PLL ອາດຈະສູນເສຍການລັອກຊົ່ວຄາວແລະໄປໂດຍຜ່ານຂະບວນການການຄິດໄລ່.

PLL-to-PLL Cascading

ຖ້າທ່ານ cascade PLLs ໃນການອອກແບບຂອງທ່ານ, ແຫຼ່ງ (upstream) PLL ຕ້ອງມີການຕັ້ງຄ່າ lowbandwidth, ໃນຂະນະທີ່ຈຸດຫມາຍປາຍທາງ (downstream) PLL ຕ້ອງມີການຕັ້ງຄ່າ highbandwidth. ໃນລະຫວ່າງການ cascading, ຜົນຜະລິດຂອງແຫຼ່ງ PLL ເຮັດຫນ້າທີ່ເປັນໂມງອ້າງອີງ (ການປ້ອນຂໍ້ມູນ) ຂອງ PLL ປາຍທາງ. ການຕັ້ງຄ່າແບນວິດຂອງ PLLs ແບບ cascaded ຕ້ອງແຕກຕ່າງກັນ. ຖ້າການຕັ້ງຄ່າແບນວິດຂອງ PLLs ແບບ cascaded ແມ່ນຄືກັນ, PLLs ແບບ cascaded ອາດຈະ amplify phase noise ຢູ່ທີ່ຄວາມຖີ່ທີ່ແນ່ນອນ.ແຫຼ່ງໂມງປ້ອນຂໍ້ມູນ adjpllin ຖືກນໍາໃຊ້ເພື່ອ inter-cascading ລະຫວ່າງ PLLs fracturable.

ທ່າເຮືອ

ຕາຕະລາງ 6. IOPLL IP Core Ports

ພາລາມິເຕີ	ປະເພດ	ສະພາບ	ລາຍລະອຽດ
refclk	ປ້ອນຂໍ້ມູນ	ຕ້ອງການ	ແຫຼ່ງໂມງອ້າງອີງທີ່ຂັບເຄື່ອນ I/O PLL.
ທຳອິດ	ປ້ອນຂໍ້ມູນ	ຕ້ອງການ	ຜອດຣີເຊັດແບບບໍ່ຊິ້ງໂຄນສຳລັບໂມງອອກ. ຂັບພອດນີ້ໃຫ້ສູງເພື່ອຣີເຊັດໂມງອອກທັງໝົດເປັນຄ່າ 0. ທ່ານຕ້ອງເຊື່ອມຕໍ່ຜອດນີ້ກັບສັນຍານຄວບຄຸມຜູ້ໃຊ້.
fbclk	ປ້ອນຂໍ້ມູນ	ທາງເລືອກ	ພອດປ້ອນຂໍ້ມູນຄຳຕິຊົມພາຍນອກສຳລັບ I/O PLL. IOPLL IP core ສ້າງພອດນີ້ເມື່ອ I/O PLL ເຮັດວຽກຢູ່ໃນໂໝດຕິຊົມພາຍນອກ ຫຼື ໂໝດ buffer ສູນການຊັກຊ້າ. ເພື່ອເຮັດສໍາເລັດການສົ່ງຄໍາຕິຊົມ, ການເຊື່ອມຕໍ່ລະດັບກະດານຕ້ອງເຊື່ອມຕໍ່ພອດ fbclk ແລະຜອດຜົນຜະລິດໂມງພາຍນອກຂອງ I/O PLL.
fboutclk	ຜົນຜະລິດ	ທາງເລືອກ	ພອດທີ່ປ້ອນພອດ fbclk ຜ່ານວົງຈອນ mimic. ພອດ fboutclk ສາມາດໃຊ້ໄດ້ພຽງແຕ່ຖ້າ I/O PLL ຢູ່ໃນໂຫມດຕິຊົມພາຍນອກ.
zdbfbclk	ສອງທິດທາງ	ທາງເລືອກ	ພອດ bidirectional ທີ່ເຊື່ອມຕໍ່ກັບວົງຈອນ mimic. ພອດນີ້ຕ້ອງເຊື່ອມຕໍ່ກັບ pin bidirectional ທີ່ຖືກວາງໄວ້ໃນ pin ຜົນຜະລິດທີ່ອຸທິດຕົນຂອງຄໍາຄຶດຄໍາເຫັນໃນທາງບວກຂອງ I/O PLL. ພອດ zdbfbclk ສາມາດໃຊ້ໄດ້ພຽງແຕ່ຖ້າ I/O PLL ຢູ່ໃນໂໝດ buffer ທີ່ບໍ່ມີການຊັກຊ້າ. ເພື່ອຫຼີກເວັ້ນການສະທ້ອນສັນຍານເມື່ອໃຊ້ໂໝດບັບເຟີສູນການຊັກຊ້າ, ຢ່າວາງຮ່ອງຮອຍກະດານໃສ່ PIN I/O ສອງທິດທາງ.
ລັອກ	ຜົນຜະລິດ	ທາງເລືອກ	ຫຼັກ IOPLL IP ຂັບພອດນີ້ສູງເມື່ອ PLL ໄດ້ມາ lock. ພອດຍັງຄົງສູງຕາບໃດທີ່ IOPLL ຖືກລັອກ. I/O PLL ຢືນຢັນພອດທີ່ຖືກລັອກເມື່ອໄລຍະ ແລະຄວາມຖີ່ຂອງໂມງອ້າງອີງ ແລະໂມງຄໍາຄຶດຄໍາເຫັນແມ່ນ
*ສືບຕໍ່…*

ພາລາມິເຕີ	ປະເພດ	ສະພາບ	ລາຍລະອຽດ
			ດຽວກັນຫຼືພາຍໃນຄວາມທົນທານຂອງວົງຈອນລັອກ. ເມື່ອຄວາມແຕກຕ່າງລະຫວ່າງສອງສັນຍານໂມງເກີນຄວາມທົນທານຂອງວົງຈອນລັອກ, I/O PLL ຈະສູນເສຍການລັອກ.
refclk1	ປ້ອນຂໍ້ມູນ	ທາງເລືອກ	ແຫຼ່ງໂມງອ້າງອີງທີສອງທີ່ຂັບເຄື່ອນ I/O PLL ສໍາລັບຄຸນສົມບັດການປ່ຽນໂມງ.
extswitch	ປ້ອນຂໍ້ມູນ	ທາງເລືອກ	ຢືນຢັນສັນຍານ extswitch ຕໍ່າ (1'b0) ສໍາລັບຢ່າງຫນ້ອຍ 3 ຮອບວຽນໂມງເພື່ອສະຫຼັບໂມງດ້ວຍຕົນເອງ.
activeclk	ຜົນຜະລິດ	ທາງເລືອກ	ສັນຍານອອກເພື່ອຊີ້ບອກວ່າແຫຼ່ງໂມງອ້າງອີງໃດຖືກໃຊ້ໂດຍ I/O PLL.
ຄກບາດ	ຜົນຜະລິດ	ທາງເລືອກ	ສັນຍານອອກທີ່ຊີ້ບອກສະຖານະຂອງແຫຼ່ງໂມງອ້າງອີງແມ່ນດີຫຼືບໍ່ດີ.
cascade_out	ຜົນຜະລິດ	ທາງເລືອກ	ສັນຍານອອກທີ່ປ້ອນເຂົ້າ I/O PLL ລຸ່ມນ້ຳ.
adjpllin	ປ້ອນຂໍ້ມູນ	ທາງເລືອກ	ສັນຍານຂາເຂົ້າທີ່ປ້ອນຈາກ I/O PLL ຊັ້ນຕົ້ນ.
outclk_[]	ຜົນຜະລິດ	ທາງເລືອກ	ໂມງສົ່ງອອກຈາກ I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives ຮວບຮວມ

ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້

ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບຄູ່ມືຜູ້ໃຊ້ IOPLL Intel FPGA IP Core

ສະບັບເອກະສານ	Intel Quartus® ສະບັບຕົ້ນ	ການປ່ຽນແປງ
2019.06.24	18.1	ອັບເດດຄຳອະທິບາຍສຳລັບການປ້ອນເຂົ້າໂມງສະເພາະໃນ ສະຖາປັດຕະຍະກຳ I/O PLL ປົກກະຕິ ແຜນວາດ.
2019.01.03	18.1	• ອັບເດດ ເຂົ້າເຖິງຜອດຜົນຜະລິດ PLL LVDS_CLK/LOADEN ຕົວກໍານົດການໃນ IOPLL IP ຕົວກໍານົດການຫຼັກ – ແຖບການຕັ້ງຄ່າ ໂຕະ. • ອັບເດດຄຳອະທິບາຍສຳລັບພອດ zdbfbclk ໃນ IOPLL IP Core Ports ໂຕະ.
2018.09.28	18.1	• ແກ້ໄຂຄໍາອະທິບາຍສໍາລັບ extswitch ໃນ IOPLL IP Core Ports ໂຕະ. • ປ່ຽນຊື່ຫຼັກ IP ຕໍ່ໄປນີ້ຕາມການປ່ຽນຊື່ຂອງ Intel: — ປ່ຽນ Altera IOPLL IP core ເປັນ IOPLL Intel FPGA IP core. — ປ່ຽນ Altera PLL Reconfig IP core ເປັນ PLL Reconfig Intel FPGA IP core. — ປ່ຽນ Arria 10 FPLL IP core ເປັນ fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

ວັນທີ	ຮຸ່ນ	ການປ່ຽນແປງ
ເດືອນມິຖຸນາ 2017	2017.06.16	• ເພີ່ມການຮອງຮັບອຸປະກອນ Intel Cyclone 10 GX. • Rebranded ເປັນ Intel.
ເດືອນທັນວາ 2016	2016.12.05	ອັບເດດລາຍລະອຽດຂອງພອດທຳອິດຂອງຫຼັກ IP.
ເດືອນມິຖຸນາ 2016	2016.06.23	• ອັບເດດ IP Core Parameters – Settings Tab table. — ອັບເດດຄຳອະທິບາຍສຳລັບການປ່ຽນດ້ວຍມື ແລະ ການປ່ຽນອັດຕະໂນມັດດ້ວຍຕົວກໍານົດການ Override ດ້ວຍຄູ່ມື. ສັນຍານການຄວບຄຸມການປິດເປີດໂມງເຮັດວຽກຕໍ່າ. — ໄດ້ປັບປຸງຄໍາອະທິບາຍສໍາລັບພາລາມິເຕີ Switchover Delay. • ກຳນົດຕົວນັບ M ແລະ C ສໍາລັບຕົວກໍານົດການເລືອກຕົວນັບ DPS ໃນຕົວກໍານົດການຫຼັກ IP – ຕາຕະລາງແຖບການປັບຄ່າແບບໄດນາມິກ. • ປ່ຽນຊື່ຜອດການປ່ຽນໂມງຈາກ clkswitch ເປັນ extswitch ໃນແຜນວາດສະຖາປັດຕະຍະກຳ I/O PLL ປົກກະຕິ.
ພຶດສະພາ 2016	2016.05.02	ອັບເດດຕົວກໍານົດການຫຼັກ IP - ຕາຕະລາງແຖບການປັບຄ່າແບບໄດນາມິກ.
ພຶດສະພາ 2015	2015.05.04	ອັບເດດລາຍລະອຽດສໍາລັບການເປີດໃຊ້ການເຂົ້າເຖິງ PLL LVDS_CLK/LOADEN ຕົວກໍານົດການຜອດຜົນຜະລິດໃນ IP Core Parameters – Settings Tab table. ເພີ່ມການເຊື່ອມຕໍ່ກັບການໂຕ້ຕອບສັນຍານລະຫວ່າງ Altera IOPLL ແລະ Altera LVDS SERDES ຕາຕະລາງ IP Cores ໃນ I/O ແລະຄວາມໄວສູງ I/O ໃນ Arria 10 Devices ພາກ.
ສິງຫາ 2014	2014.08.18	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ເອກະສານ / ຊັບພະຍາກອນ

intel UG-01155 IOPLL FPGA IP Core [pdf] ຄູ່ມືຜູ້ໃຊ້
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

ເອກະສານອ້າງອີງ

ຄູ່ມືຜູ້ໃຊ້

intel UG-01155 IOPLL FPGA IP Core

ຄູ່ມືຜູ້ໃຊ້ IOPLL Intel® FPGA IP Core