intel UG-01155 IOPLL FPGA IP Core

Intel® Quartus® Prime Design Suite үшін жаңартылған: 18.1

IOPLL Intel® FPGA IP негізгі пайдаланушы нұсқаулығы

IOPLL Intel® FPGA IP ядросы Intel Arria® 10 және Intel Cyclone® 10 GX I/O PLL параметрлерін конфигурациялауға мүмкіндік береді.

IOPLL IP ядросы келесі мүмкіндіктерді қолдайды:

• Алты түрлі сағаттық кері байланыс режимін қолдайды: тікелей, сыртқы кері байланыс, қалыпты, бастапқы синхронды, нөлдік кешігу буфері және LVDS режимі.
• Intel Arria 10 және Intel CycloneM 10 GX құрылғылары үшін тоғызға дейін сағаттық шығыс сигналдарын жасайды.
• Екі анықтамалық кіріс сағаттары арасында ауысады.
• PLL каскадты режимінде жоғары ағынды PLL-ге қосылу үшін іргелес PLL (adjpllin) кірісін қолдайды.
• Жадты инициализациялауды жасайды File (.mif) және PLL dynamicVreconfiguration мүмкіндігін береді.
• PLL динамикалық фазасының ауысуын қолдайды.

Қатысты ақпарат

• Intel FPGA IP ядроларына кіріспе
  Intel FPGA IP ядролары және параметр өңдегіші туралы қосымша ақпаратты береді.
• Жұмыс режимдері 9-бетте
• Шығару сағаттары 10-бетте
• Анықтамалық сағатты ауыстыру 10-бетте
• PLL-to-PLL каскадты 11-бетте
• IOPLL Intel FPGA IP Core пайдаланушы нұсқаулығының мұрағаттары 12-бетте

IOPLL Intel FPGA IP ядросының алдыңғы нұсқалары үшін пайдаланушы нұсқаулықтарының тізімін береді.

Құрылғы отбасына қолдау көрсету

IOPLL IP ядросы тек Intel Arria 10 және Intel Cyclone 10 GX құрылғылар тобына қолдау көрсетеді.

IOPLL IP негізгі параметрлері

IOPLL IP негізгі параметр өңдегіші IP каталогының PLL санатында пайда болады.

Параметр	Заңды құн	Сипаттама
Құрылғылар тобы	Intel Arria 10, Intel Циклон 10 GX	Құрылғылар тобын көрсетеді.
Құрамдас	—	Мақсатты құрылғыны көрсетеді.
Жылдамдық деңгейі	—	Мақсатты құрылғы үшін жылдамдық дәрежесін көрсетеді.
PLL режимі	Бүтін-N PLL	IOPLL IP өзегі үшін пайдаланылатын режимді көрсетеді. Жалғыз заңды таңдау Бүтін-N PLL. Егер сізге бөлшек PLL қажет болса, fPLL Intel Arria 10/Cyclone 10 FPGA IP өзегін пайдалану керек.
Анықтамалық сағат жиілігі	—	Кіріс сағаты үшін кіріс жиілігін көрсетеді, refclk, МГц. Әдепкі мән 100.0 МГц. Ең төменгі және ең үлкен мән таңдалған құрылғыға байланысты.
Құлыпталған шығыс портын қосыңыз	Қосу немесе өшіру	Құлыпталған портты қосу үшін қосыңыз.
Физикалық шығыс сағатының параметрлерін қосыңыз	Қосу немесе өшіру	Қажетті шығыс жиілігін көрсетудің орнына физикалық PLL санауыш параметрлерін енгізу үшін қосыңыз.
Жұмыс режимі	тікелей, сыртқы кері байланыс, қалыпты, бастапқы синхронды, нөлдік кешігу буфері, немесе lvds	PLL жұмысын анықтайды. Әдепкі операция болып табылады тікелей режимі. • Егер таңдасаңыз тікелей режимінде, PLL PLL шығысында мүмкін болатын ең аз діріл шығару үшін кері байланыс жолының ұзындығын азайтады. PLL ішкі тактілік және сыртқы тактілік шығыстары PLL тактілік кірісіне қатысты фаза бойынша ауысады. Бұл режимде PLL кез келген сағаттық желілерді өтемейді. • Егер таңдасаңыз қалыпты режимінде, PLL такт шығысы пайдаланатын ішкі тактілік желінің кешігуін өтейді. Егер PLL сыртқы тактілік шығыс істікшесін жүргізу үшін де пайдаланылса, шығыс істікшедегі сигналдың сәйкес фазалық ығысуы орын алады. • Егер таңдасаңыз бастапқы синхронды режимінде, PIN-ден енгізу/шығару регистріне дейінгі сағаттық кідіріс пиннен енгізу/шығару кіріс регистріне дейінгі деректер кідірісіне сәйкес келеді. • Егер таңдасаңыз сыртқы кері байланыс режимінде, fbclk кіріс портын кіріс істікшесіне қосу керек. Тақта деңгейіндегі қосылым кіріс істікшесін және сыртқы сағат шығысы портын, fboutclk қосуы керек. fbclk порты кіріс сағатымен тураланған. • Егер таңдасаңыз нөлдік кешігу буфері режимінде PLL сыртқы такті шығыс істікшесін беруі және сол істікше арқылы енгізілген кідірістің орнын толтыруы керек. Істікшеде байқалған сигнал кіріс сағатына синхрондалады. PLL сағатының шығысы altbidir портына қосылады және шығыс порты ретінде zdbfbclk жетектейді. Егер PLL сонымен қатар ішкі тактілік желіні басқарса, сол желінің сәйкес фазалық ығысуы орын алады. • Егер таңдасаңыз lvds режимінде ішкі SERDES түсіру регистріндегі түйреуіштердің бірдей деректер мен сағаттық уақыт арақатынасы сақталады. Режим LVDS сағат желісіндегі және деректер істікшесі мен сағатты енгізу істікшесі арасындағы SERDES түсіру регистрінің жолдарындағы кідірістерді өтейді.
Сағат саны	1–9	PLL дизайнындағы әрбір құрылғы үшін қажетті шығыс сағаттарының санын көрсетеді. Шығу жиілігі, фазалық жылжу және жұмыс циклі үшін сұралған параметрлер таңдалған сағаттар санына негізделген.
VCO жиілігін көрсетіңіз	Қосу немесе өшіру	VCO жиілігін көрсетілген мәнге шектеуге мүмкіндік береді. Бұл LVDS сыртқы режимі үшін PLL жасағанда немесе белгілі бір динамикалық фазаның ауысу қадамының өлшемі қажет болса пайдалы.
жалғасы...

Параметр	Заңды құн	Сипаттама
VCO жиілігі (1)	—	• Қашан Физикалық шығыс сағатының параметрлерін қосыңыз қосулы— мәндеріне негізделген VCO жиілігін көрсетеді Анықтамалық сағат жиілігі, Көбейту факторы (M-санауыш), және Бөлу факторы (N-санауыш). • Қашан Физикалық шығыс сағатының параметрлерін қосыңыз өшірулі— VCO жиілігі үшін сұралған мәнді көрсетуге мүмкіндік береді. Әдепкі мән 600.0 МГц.
Сағаттың ғаламдық атауын беріңіз	Қосу немесе өшіру	Шығыс сағатының атын өзгертуге мүмкіндік береді.
Сағат атауы	—	Synopsis Design Constraints (SDC) үшін пайдаланушы сағатының аты.
Қажетті жиілік	—	Сәйкес шығыс сағат портының шығыс тактілік жиілігін анықтайды, outclk[], МГц. Әдепкі мән 100.0 МГц. Ең аз және максималды мәндер пайдаланылатын құрылғыға байланысты. PLL тек алғашқы алты ондық таңбадағы сандарды оқиды.
Нақты жиілік	—	Қол жеткізуге болатын жиіліктер тізімінен нақты шығыс такті жиілігін таңдауға мүмкіндік береді. Әдепкі мән - қажетті жиілікке ең жақын қол жеткізуге болатын жиілік.
Фазалық ауысым бірліктері	ps or градус	Сәйкес шығыс сағат порты үшін фазалық жылжу бірлігін көрсетеді, outclk[], пикосекундтармен (ps) немесе градуспен.
Қажетті фазалық ауысым	—	Фазалық жылжу үшін сұралған мәнді көрсетеді. Әдепкі мән 0 бет.
Нақты фазалық жылжу	—	Қол жеткізуге болатын фазалық жылжу мәндерінің тізімінен нақты фазалық жылжуды таңдауға мүмкіндік береді. Әдепкі мән - қажетті фазалық ығысуға ең жақын қол жеткізуге болатын фазалық жылжу.
Қалаған жұмыс циклі	0.0–100.0	Жұмыс циклі үшін сұралған мәнді көрсетеді. Әдепкі мән 50.0%.
Нақты жұмыс циклі	—	Қол жеткізуге болатын жұмыс циклінің мәндерінің тізімінен нақты жұмыс циклін таңдауға мүмкіндік береді. Әдепкі мән - қалаған жұмыс цикліне ең жақын қол жеткізуге болатын жұмыс циклі.
Көбейту факторы (M-санауыш) (2)	4–511	M-санауыштың көбейту коэффициентін көрсетеді. M санағышының заңды диапазоны 4–511. Дегенмен, ең төменгі заңды PFD жиілігіне және ең жоғары заңды VCO жиілігіне шектеулер тиімді M санауыш ауқымын 4–160 дейін шектейді.
Бөлу факторы (N-санауыш) (2)	1–511	N-санауыштың бөлу коэффициентін көрсетеді. N санауыштың заңды диапазоны 1–511. Дегенмен, ең төменгі заңды PFD жиілігіне шектеулер N санауыштың тиімді диапазонын 1–80 дейін шектейді.
Бөлу факторы (С-есептегіш) (2)	1–511	Шығыс сағаты үшін бөлу коэффициентін көрсетеді (C-санауыш).

1. Бұл параметр физикалық шығыс сағатының параметрлерін қосу өшірілгенде ғана қол жетімді.
2. Бұл параметр физикалық шығыс сағатының параметрлерін қосу қосулы кезде ғана қол жетімді.

IOPLL IP негізгі параметрлері – Параметрлер қойындысы

Кесте 2. IOPLL IP негізгі параметрлері – Параметрлер қойындысы

Параметр	Заңды құн	Сипаттама
PLL өткізу қабілеттілігін алдын ала орнату	Төмен, Орташа, немесе Жоғары	PLL өткізу қабілеттілігінің алдын ала орнатылған параметрін көрсетеді. Әдепкі таңдау болып табылады Төмен.
PLL автоматты қалпына келтіру	Қосу немесе өшіру	Құлып жоғалған кезде PLL автоматты түрде өздігінен қалпына келтіріледі.
Екінші кіріс clk 'refclk1' жасаңыз	Қосу немесе өшіру	Бастапқы анықтамалық сағатпен ауыса алатын PLL-ге тіркелген сақтық сағатты қамтамасыз ету үшін қосыңыз.
Екінші анықтамалық сағат жиілігі	—	Екінші кіріс такті сигналының жиілігін таңдайды. Әдепкі мән 100.0 МГц. Ең аз және максималды мән пайдаланылатын құрылғыға байланысты.
Қолданылатын кіріс сағатын көрсету үшін «active_clk» сигналын жасаңыз	Қосу немесе өшіру	Activeclk шығысын жасау үшін қосыңыз. Activeclk шығысы PLL пайдаланатын кіріс сағатын көрсетеді. Төмен шығыс сигналы refclk көрсетеді және шығыс сигналы жоғары болса refclk1 көрсетеді.
Кіріс сағаттарының әрқайсысы үшін «clkbad» сигналын жасаңыз	Қосу немесе өшіру	Әрбір кіріс сағаты үшін бір екі clkbad шығысын жасау үшін қосыңыз. Төмен шығыс сигналы сағаттың жұмыс істеп тұрғанын және жоғары шығыс сигналы сағаттың жұмыс істемейтінін көрсетеді.
Ауыстыру режимі	Автоматты ауысу, Қолмен ауыстыру, немесе Қолмен қайта анықтау арқылы автоматты ауыстыру	Дизайн қолданбасы үшін ауысу режимін көрсетеді. IP үш ауысу режимін қолдайды: • Егер таңдасаңыз Автоматты ауысу режимінде, PLL схемасы таңдалған анықтамалық сағатты бақылайды. Бір сағат тоқтап қалса, тізбек бірнеше сағат циклінде автоматты түрде резервтік сағатқа ауысады және күй сигналдарын, clkbad және activeclk жаңартады. • Егер таңдасаңыз Қолмен ауыстыру режимі, басқару сигналы, ажыратқыш, логикалық жоғарыдан логикалық төменге ауысқанда және кем дегенде үш тактілік цикл үшін төмен болған кезде, кіріс сағаты басқа сағатқа ауысады. Шығарғышты FPGA негізгі логикасынан немесе кіріс пинінен жасауға болады. • Таңдасаңыз Қолмен қайта анықтау арқылы автоматты ауыстыру режимінде, ажыратқыш сигналы төмен болғанда, ол автоматты ауыстырып-қосу функциясын жоққа шығарады. Ажыратқыш төмен болып тұрғанда, одан әрі ауыстыру әрекеті блокталады. Бұл режимді таңдау үшін екі сағат көзі жұмыс істеп тұруы керек және екі сағаттың жиілігі 20%-дан аспауы керек. Егер екі сағат бірдей жиілікте болмаса, бірақ олардың кезеңдік айырмашылығы 20% шегінде болса, сағат жоғалуын анықтау блогы жоғалған сағатты анықтай алады. PLL сағатының кірісін ауыстырғаннан кейін PLL құлыптан шығып кетуі мүмкін және қайта құлыптау үшін уақыт қажет.
Ауысу кешігуі	0–7	Ауыстыру процесіне цикл кідірістерінің белгілі бір мөлшерін қосады. Әдепкі мән - 0.
PLL LVDS_CLK/LOADEN шығыс портына кіру	Өшірілген, LVDS_CLK/ қосу ЖҮКТЕП 0, немесе LVDS_CLK/ қосу ЖҮКТЕП 0 & 1	таңдаңыз LVDS_CLK/LOADEN 0 қосыңыз or LVDS_CLK/ LOADEN 0 және 1 қосыңыз PLL lvds_clk немесе жүктеу портын қосу үшін. PLL LVDS SERDES блогын сыртқы PLL арқылы беретін жағдайда бұл параметрді қосады. LVDS порттары бар I/O PLL outclk порттарын пайдаланған кезде outclk[0..3] lvds_clk[0,1] және loaden[0,1] порттары үшін пайдаланылады, outclk4 coreclk порттары үшін пайдаланылуы мүмкін.
PLL DPA шығыс портына кіруді қосыңыз	Қосу немесе өшіру	PLL DPA шығыс портын қосу үшін қосыңыз.
жалғасы...

Параметр	Заңды құн	Сипаттама
PLL сыртқы сағат шығыс портына қатынасты қосыңыз	Қосу немесе өшіру	PLL сыртқы сағат шығыс портын қосу үшін қосыңыз.
extclk_out[0] көзі ретінде қандай outclk пайдаланылатынын көрсетеді	C0 – C8	extclk_out[0] көзі ретінде пайдаланылатын outclk портын көрсетеді.
extclk_out[1] көзі ретінде қандай outclk пайдаланылатынын көрсетеді	C0 – C8	extclk_out[1] көзі ретінде пайдаланылатын outclk портын көрсетеді.

Каскадты қойынды

Кесте 3. IOPLL IP негізгі параметрлері – Каскадты қойынды3

Параметр	Заңды құн	Сипаттама
Төменгі PLL-мен қосылу үшін «каскадты шығу» сигналын жасаңыз	Қосу немесе өшіру	Cascade_out портын жасау үшін қосыңыз, ол бұл PLL көзі екенін және тағайындалған (төменгі ағын) PLL-мен қосылатынын көрсетеді.
Каскадтық көз ретінде қай шығысты пайдалану керектігін анықтайды	0–8	Каскадтық көзді анықтайды.
Жоғары ағынды PLL-ге қосылу үшін adjpllin немесе cclk сигналын жасаңыз	Қосу немесе өшіру	Бұл PLL тағайындалған және бастапқы (жоғары ағын) PLL қосылатынын көрсететін кіріс портын жасау үшін қосыңыз.

Динамикалық қайта конфигурациялау қойындысы

Кесте 4. IOPLL IP негізгі параметрлері – динамикалық қайта конфигурациялау қойындысы

Параметр	Заңды құн	Сипаттама
PLL динамикалық қайта конфигурациясын қосыңыз	Қосу немесе өшіру	Осы PLL динамикалық қайта конфигурациясын қосуды қосыңыз (PLL Reconfig Intel FPGA IP ядросымен бірге).
Динамикалық фазалық ауысу порттарына кіруді қосыңыз	Қосу немесе өшіру	PLL көмегімен динамикалық фазаны ауыстыру интерфейсін қосыңыз.
MIF құру опциясы (3)	Жасау Жаңа MIF File, Бар MIF конфигурациясын қосыңыз File, және MIF құру File IP генерациясы кезінде	Немесе жаңа .mif жасаңыз file I/O PLL ағымдағы конфигурациясын қамтитын немесе осы конфигурацияны бар .mif файлына қосыңыз file. Сіз бұл .mif пайдалана аласыз file динамикалық қайта конфигурациялау кезінде I/O PLL құрылғысын ағымдағы параметрлеріне қайта конфигурациялау үшін.
Жаңа MIF жол file (4)	—	Орынды енгізіңіз және file жаңа .mif атауы file құрылады.
Бар MIF жол file (5)	—	Орынды енгізіңіз және file бар .mif атауы file қосу ниетіңіз бар.
жалғасы...

1. Бұл параметр PLL динамикалық қайта конфигурациясын қосу қосулы болғанда ғана қол жетімді.
2. Бұл параметр тек Жаңа MIF жасау кезінде қол жетімді File MIF генерациясы ретінде таңдалады
   Опция.

   Параметр	Заңды құн	Сипаттама
   MIF ағыны үшін динамикалық фазаны ауыстыруды қосыңыз (3)	Қосу немесе өшіру	PLL қайта конфигурациялау үшін динамикалық фазалық жылжу сипаттарын сақтау үшін қосыңыз.
   DPS есептегішін таңдау (6)	C0–C8, Барлығы C, or M	Динамикалық фазалық ауысудан өту үшін есептегішті таңдайды. M – кері байланыс санаушысы, ал С – масштабтан кейінгі есептегіштер.
   Динамикалық фазалық жылжулар саны (6)	1–7	Фазалық жылжу қадамдарының санын таңдайды. Бір фазалық ығысу қадамының өлшемі VCO кезеңінің 1/8 бөлігіне тең. Әдепкі мән 1.
   Динамикалық фазаның ауысу бағыты (6)	Оң or Теріс	PLL MIF ішіне сақтау үшін динамикалық фазаның ауысу бағытын анықтайды.

3. Бұл параметр конфигурацияны бар MIF-ке қосқанда ғана қол жетімді File MIF құру опциясы ретінде таңдалады

IOPLL IP негізгі параметрлері – Қосымша параметрлер қойындысы

Кесте 5. IOPLL IP негізгі параметрлері – Қосымша параметрлер қойындысы

Параметр	Заңды құн	Сипаттама
Қосымша параметрлер	—	Енгізуіңізге негізделген физикалық PLL параметрлерінің кестесін көрсетеді.

Функционалдық сипаттамасы

• I/O PLL – кіріс сағатына үндестіру арқылы шығыс сағатын жасайтын жиілікті басқару жүйесі. PLL кіріс сигналы мен томның шығыс сигналы арасындағы фазалар айырмашылығын салыстырадыtagэлектрондық басқарылатын осциллятор (VCO), содан кейін кіріс немесе анықтамалық сигнал жиілігінде тұрақты фазалық бұрышты (құлыпты) сақтау үшін фазалық синхрондауды орындайды. Жүйенің синхрондау немесе теріс кері байланыс циклі PLL-ді фазалық блоктауға мәжбүр етеді.
• PLL-ді жиілік көбейткіштері, бөлгіштер, демодуляторлар, бақылау генераторлары немесе сағатты қалпына келтіру схемалары ретінде конфигурациялауға болады. Тұрақты жиіліктерді генерациялау, шулы байланыс арнасынан сигналдарды қалпына келтіру немесе дизайн бойынша сағат сигналдарын тарату үшін PLL пайдалана аласыз.

PLL құрылыс блоктары

I/O PLL негізгі блоктары фазалық жиілік детекторы (PFD), заряд сорғысы, контурлы сүзгі, VCO және кері байланыс санауышы (M), алдын ала масштаб санағышы (N) және кейінгі есептеуіш сияқты есептегіштер болып табылады. шкала есептегіштері (C). PLL архитектурасы дизайнда пайдаланатын құрылғыға байланысты.

Бұл параметр MIF ағыны үшін динамикалық фазаны ауыстыруды қосу қосулы болғанда ғана қол жетімді.

Әдеттегі енгізу/шығару PLL архитектурасы

• Төмендегі терминдер әдетте PLL әрекетін сипаттау үшін қолданылады:
  PLL құлыптау уақыты — PLL алу уақыты ретінде де белгілі. PLL құлыптау уақыты – қуат қосылғаннан кейін, бағдарламаланған шығыс жиілігін өзгерткеннен кейін немесе PLL қалпына келтіргеннен кейін PLL мақсатты жиілік пен фазалық қатынасқа жету уақыты. Ескерту: Модельдеу бағдарламалық құралы нақты PLL құлыптау уақытын модельдемейді. Модельдеу нақты емес жылдам құлыптау уақытын көрсетеді. Құлыптау уақытының нақты сипаттамасын құрылғы деректер парағынан қараңыз.
• PLL ажыратымдылығы — PLL VCO жиілігінің ең аз өсу мәні. M және N санауыштарындағы биттердің саны PLL ажыратымдылық мәнін анықтайды.
• PLL сample rate — FREF сampPLL-де фазаны және жиілікті түзетуді орындау үшін қажет ling жиілігі. PLL сample жылдамдығы fREF /N.

PLL құлпы

PLL құлпы фазалық жиілік детекторындағы екі кіріс сигналына байланысты. Құлыптау сигналы PLL-дің асинхронды шығысы болып табылады. Құлыптау сигналын жабу үшін қажетті циклдар саны құлыптау схемасын сағаттайтын PLL кіріс сағатына байланысты. Құлыптау сигналын жабу үшін қажетті тактілік циклдер санын есептеу үшін PLL максималды құлыптау уақытын PLL кіріс тактісінің кезеңіне бөліңіз.

Жұмыс режимдері

IOPLL IP ядросы алты түрлі сағаттық кері байланыс режимін қолдайды. Әрбір режим сағатты көбейтуге және бөлуге, фазаларды ауыстыруға және жұмыс циклін бағдарламалауға мүмкіндік береді.

Шығару сағаттары

• IOPLL IP өзегі тоғызға дейін шығыс сигналдарын жасай алады. Жасалған тактілік шығыс сигналдары ядроны немесе ядроның сыртындағы сыртқы блоктарды сағаттайды.
• Шығу тактісінің мәнін 0-ге қалпына келтіру және PLL шығыс сағаттарын өшіру үшін қалпына келтіру сигналын пайдалануға болады.
• Әрбір шығыс сағатында шығыс жиілігі, фазалық жылжу және жұмыс циклі үшін қажетті мәндерді көрсетуге болатын сұралған параметрлер жинағы болады. Қажетті параметрлер дизайнда енгізгіңіз келетін параметрлер болып табылады.
• Жиілік, фазалық ауысым және жұмыс циклінің нақты мәндері PLL тізбегінде жүзеге асырылуы мүмкін ең жақын параметрлер (қажетті параметрлердің ең жақсы жуықтауы) болып табылады.

Анықтамалық сағатты ауыстыру

Анықтамалық сағатты ауыстыру мүмкіндігі PLL-ге екі анықтамалық кіріс сағаты арасында ауысуға мүмкіндік береді. Бұл мүмкіндікті артық сағат үшін немесе жүйедегі сияқты қос сағаттық домен қолданбасы үшін пайдаланыңыз. Негізгі сағат жұмысын тоқтатса, жүйе артық сағатты қоса алады.
Анықтамалық сағатты ауыстыру мүмкіндігін пайдалану арқылы сіз екінші кіріс сағатының жиілігін белгілей аласыз және ауыстыру режимі мен кідірісін таңдай аласыз.

Сағат жоғалуын анықтау және анықтамалық сағатты ауыстыру блогының келесі функциялары бар:

• Анықтамалық сағат күйін бақылайды. Егер анықтамалық сағат сәтсіз болса, сағат автоматты түрде резервтік сағат енгізу көзіне ауысады. Сағат оқиғаны ескерту үшін clkbad және activeclk сигналдарының күйін жаңартады.
• Анықтамалық сағатты екі түрлі жиілік арасында алға және артқа ауыстырады. Коммутатор әрекетін қолмен басқару үшін өшіру сигналын пайдаланыңыз. Ауыстыру орын алған соң, PLL уақытша құлыптан айырылып, есептеу процесінен өтуі мүмкін.

PLL-PLL каскадты

Егер сіз дизайндағы PLL-ді каскадтасаңыз, бастапқы (жоғары ағын) PLL-де төмен өткізу жолағы параметрі болуы керек, ал тағайындалған (төменгі ағын) PLL-де жоғары өткізу жолағы параметрі болуы керек. Каскадтау кезінде PLL көзінің шығысы тағайындалған PLL-дің анықтамалық сағаты (кіріс) қызметін атқарады. Каскадты PLL өткізу қабілетінің параметрлері әртүрлі болуы керек. Егер каскадты PLLs өткізу қабілеттілігі параметрлері бірдей болса, каскадты PLLs мүмкін ampБелгілі бір жиіліктерде фазалық шуды көтеру. Adjpllin кіріс тактісінің көзі сынғыш фракциялық PLL арасындағы каскад аралық үшін пайдаланылады.

Порттар

Кесте 6. IOPLL IP негізгі порттары

Параметр	Түр	Шарт	Сипаттама
refclk	Енгізу	Міндетті	I/O PLL-ді басқаратын анықтамалық сағат көзі.
бірінші	Енгізу	Міндетті	Шығыс сағаттары үшін асинхронды қалпына келтіру порты. Барлық шығыс сағаттарын 0 мәніне қайтару үшін осы портты жоғары қойыңыз. Бұл портты пайдаланушының басқару сигналына қосу керек.
fbclk	Енгізу	Қосымша	I/O PLL үшін сыртқы кері байланысты енгізу порты. IOPLL IP өзегі бұл портты I/O PLL сыртқы кері байланыс режимінде немесе нөлдік кешігу буфер режимінде жұмыс істегенде жасайды. Кері байланыс циклін аяқтау үшін тақта деңгейіндегі қосылым fbclk порты мен I/O PLL сыртқы сағат шығыс портын қосуы керек.
fboutclk	Шығару	Қосымша	Fbclk портын мимикалық схема арқылы беретін порт. fboutclk порты егер I/O PLL сыртқы кері байланыс режимінде болса ғана қол жетімді.
zdbfbclk	Екі бағытты	Қосымша	Мимиктік схемаға қосылатын екі бағытты порт. Бұл порт I/O PLL оң кері байланысқа арналған шығыс істікшесіне орналастырылған екі жақты істікшеге қосылуы керек. Zdbfbclk порты I/O PLL нөлдік кідіріс буфері режимінде болған жағдайда ғана қолжетімді болады. Нөлдік кешігуді буфер режимін пайдаланған кезде сигналдың шағылысуына жол бермеу үшін қос бағытты енгізу/шығару істікшесіне тақта іздерін қоймаңыз.
құлыптаулы	Шығару	Қосымша	IOPLL IP өзегі PLL құлыптауды алған кезде бұл портты жоғары басқарады. IOPLL құлыпталғанша порт жоғары болып қалады. I/O PLL анықтамалық сағат пен кері байланыс сағатының фазалары мен жиіліктері бірдей болғанда құлыпталған портты бекітеді.
жалғасы...

Параметр	Түр	Шарт	Сипаттама
			бірдей немесе құлыптау тізбегінің төзімділігі шегінде. Екі сағаттық сигнал арасындағы айырмашылық құлыптау тізбегінің төзімділігінен асып кетсе, I/O PLL құлыпты жоғалтады.
refclk1	Енгізу	Қосымша	Сағат ауыстыру мүмкіндігі үшін I/O PLL-ді басқаратын екінші анықтамалық сағат көзі.
ажыратқыш	Енгізу	Қосымша	Сағатты қолмен ауыстыру үшін өшіру сигналын төмен (1'b0) кем дегенде 3 сағат циклі үшін бекітіңіз.
activeclk	Шығару	Қосымша	I/O PLL арқылы қандай анықтамалық сағат көзі пайдаланылғанын көрсететін шығыс сигналы.
clkbad	Шығару	Қосымша	Анықтамалық сағат көзінің күйін көрсететін шығыс сигналы жақсы немесе нашар.
каскадты_шығу	Шығару	Қосымша	Төменгі ағындағы I/O PLL-ге берілетін шығыс сигналы.
adjpllin	Енгізу	Қосымша	Жоғарғы I/O PLL-ден берілетін кіріс сигналы.
outclk_[]	Шығару	Қосымша	I/O PLL жүйесінен шығыс сағаты.

IOPLL Intel FPGA IP Core пайдаланушы нұсқаулығының мұрағаты

Егер IP негізгі нұсқасы тізімде жоқ болса, алдыңғы IP негізгі нұсқасына арналған пайдаланушы нұсқаулығы қолданылады

IP негізгі нұсқасы	Пайдаланушы нұсқаулығы
17.0	Altera I/O фазалық құлыпталған цикл (Altera IOPLL) IP негізгі пайдаланушы нұсқаулығы
16.1	Altera I/O фазалық құлыпталған цикл (Altera IOPLL) IP негізгі пайдаланушы нұсқаулығы
16.0	Altera I/O фазалық құлыпталған цикл (Altera IOPLL) IP негізгі пайдаланушы нұсқаулығы
15.0	Altera I/O фазалық құлыпталған цикл (Altera IOPLL) IP негізгі пайдаланушы нұсқаулығы

IOPLL Intel FPGA IP Core пайдаланушы нұсқаулығына арналған құжатты қайта қарау тарихы

Құжат нұсқасы	Intel Quartus® Бастапқы нұсқа	Өзгерістер
2019.06.24	18.1	Арнайы сағат кірістерінің сипаттамасы жаңартылды Әдеттегі енгізу/шығару PLL архитектурасы диаграмма.
2019.01.03	18.1	• жаңартылды PLL LVDS_CLK/LOADEN шығыс портына кіру параметріндегі IOPLL IP негізгі параметрлері – Параметрлер қойындысы кесте. • ішіндегі zdbfbclk портының сипаттамасы жаңартылды IOPLL IP негізгі порттары кесте.
2018.09.28	18.1	• ішіндегі ажыратқыштың сипаттамасы түзетілді IOPLL IP негізгі порттары кесте. • Intel ребрендингіне сәйкес келесі IP ядроларының атауы өзгертілді: — Altera IOPLL IP өзегі IOPLL Intel FPGA IP ядросына өзгертілді. — Altera PLL Reconfig IP өзегі PLL Reconfig Intel FPGA IP ядросына өзгертілді. — Arria 10 FPLL IP өзегі fPLL Intel Arria 10/Cyclone 10 FPGA IP ядросына өзгертілді.

Күн	Нұсқа	Өзгерістер
2017 жылдың маусымы	2017.06.16	• Intel Cyclone 10 GX құрылғыларына қолдау қосылды. • Intel ретінде қайта брендтелген.
2016 жылдың желтоқсаны	2016.12.05	IP ядросының бірінші портының сипаттамасы жаңартылды.
2016 жылдың маусымы	2016.06.23	• Жаңартылған IP негізгі параметрлері – Параметрлер қойындысының кестесі. — Қолмен ауыстыру және Қолмен қайта анықтау параметрлері бар автоматты ауыстыру сипаттамасы жаңартылды. Сағаттың ауысуын басқару сигналы белсенді төмен. — Switchover Delay параметрінің сипаттамасы жаңартылды. • IP негізгі параметрлері – динамикалық қайта конфигурациялау қойындысы кестесіндегі DPS есептегішін таңдау параметрі үшін анықталған M және C есептегіштері. • Әдеттегі енгізу/шығару PLL архитектурасының диаграммасында сағатты ауыстыру портының атауы clkswitch-тен extswitch-ке өзгертілді.
2016 жылдың мамыры	2016.05.02	Жаңартылған IP негізгі параметрлері – динамикалық қайта конфигурациялау қойындысының кестесі.
2015 жылдың мамыры	2015.05.04	IP негізгі параметрлері – Параметрлер қойындысы кестесіндегі PLL LVDS_CLK/LOADEN шығыс порты параметріне қатынасты қосу үшін сипаттама жаңартылды. Arria 10 құрылғылары тарауындағы енгізу/шығару және жоғары жылдамдықты енгізу/шығару кестесіндегі Altera IOPLL және Altera LVDS SERDES IP өзектерінің арасындағы сигналдық интерфейске сілтеме қосылды.
2014 жылдың тамызы	2014.08.18	Бастапқы шығарылым.

Құжаттар / Ресурстар

intel UG-01155 IOPLL FPGA IP Core [pdf] Пайдаланушы нұсқаулығы UG-01155 IOPLL FPGA IP ядросы, UG-01155, IOPLL FPGA IP ядросы, FPGA IP ядросы

Анықтамалар

• Пайдаланушы нұсқаулығы