intel UG-01155 IOPLL FPGA IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

Intel Arria 10 ಮತ್ತು Intel CycloneM 10 GX ಸಾಧನಗಳಿಗೆ ಒಂಬತ್ತು ಗಡಿಯಾರದ ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್‌ಗಳನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ.
ಎರಡು ಉಲ್ಲೇಖ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಗಳ ನಡುವೆ ಬದಲಾಯಿಸುತ್ತದೆ.

PLL ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ ಮೋಡ್‌ನಲ್ಲಿ ಅಪ್‌ಸ್ಟ್ರೀಮ್ PLL ನೊಂದಿಗೆ ಸಂಪರ್ಕಿಸಲು ಪಕ್ಕದ PLL (adjpllin) ಇನ್‌ಪುಟ್ ಅನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ.
ಮೆಮೊರಿ ಇನಿಶಿಯಲೈಸೇಶನ್ ಅನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ File (.mif) ಮತ್ತು PLL dynamicVreconfiguration ಅನ್ನು ಅನುಮತಿಸುತ್ತದೆ.

PLL ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಅನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ

ಇಂಟೆಲ್ FPGA IP ಕೋರ್‌ಗಳಿಗೆ ಪರಿಚಯ
Intel FPGA IP ಕೋರ್‌ಗಳು ಮತ್ತು ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ ಕುರಿತು ಹೆಚ್ಚಿನ ಮಾಹಿತಿಯನ್ನು ಒದಗಿಸುತ್ತದೆ.
ಪುಟ 9 ರಲ್ಲಿ ಕಾರ್ಯ ವಿಧಾನಗಳು

ಪುಟ 10 ರಲ್ಲಿ ಔಟ್ಪುಟ್ ಗಡಿಯಾರಗಳು
ಪುಟ 10 ರಲ್ಲಿ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಸ್ವಿಚ್ಓವರ್

ಪುಟ 11 ರಲ್ಲಿ PLL-to-PLL ಕ್ಯಾಸ್ಕೇಡಿಂಗ್
IOPLL Intel FPGA IP ಕೋರ್ ಯೂಸರ್ ಗೈಡ್ ಆರ್ಕೈವ್ಸ್ ಪುಟ 12 ರಲ್ಲಿ

IOPLL Intel FPGA IP ಕೋರ್‌ನ ಹಿಂದಿನ ಆವೃತ್ತಿಗಳಿಗೆ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿಗಳ ಪಟ್ಟಿಯನ್ನು ಒದಗಿಸುತ್ತದೆ.

ಸಾಧನ ಕುಟುಂಬ ಬೆಂಬಲ

IOPLL IP ಕೋರ್ Intel Arria 10 ಮತ್ತು Intel Cyclone 10 GX ಸಾಧನ ಕುಟುಂಬಗಳನ್ನು ಮಾತ್ರ ಬೆಂಬಲಿಸುತ್ತದೆ.

IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು

IOPLL IP ಕೋರ್ ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ IP ಕ್ಯಾಟಲಾಗ್‌ನ PLL ವಿಭಾಗದಲ್ಲಿ ಕಾಣಿಸಿಕೊಳ್ಳುತ್ತದೆ.

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
ಸಾಧನ ಕುಟುಂಬ	ಇಂಟೆಲ್ ಅರಿಯಾ 10, ಇಂಟೆಲ್ ಸೈಕ್ಲೋನ್ 10 GX	ಸಾಧನದ ಕುಟುಂಬವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.
ಘಟಕ	—	ಉದ್ದೇಶಿತ ಸಾಧನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.
ವೇಗ ಗ್ರೇಡ್	—	ಉದ್ದೇಶಿತ ಸಾಧನಕ್ಕಾಗಿ ವೇಗದ ದರ್ಜೆಯನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.
PLL ಮೋಡ್	ಪೂರ್ಣಾಂಕ-N PLL	IOPLL IP ಕೋರ್‌ಗಾಗಿ ಬಳಸುವ ಮೋಡ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಕಾನೂನು ಆಯ್ಕೆ ಮಾತ್ರ ಪೂರ್ಣಾಂಕ-N PLL. ನಿಮಗೆ ಭಾಗಶಃ PLL ಅಗತ್ಯವಿದ್ದರೆ, ನೀವು fPLL Intel Arria 10/Cyclone 10 FPGA IP ಕೋರ್ ಅನ್ನು ಬಳಸಬೇಕು.
ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಆವರ್ತನ	—	MHz ನಲ್ಲಿ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರ, refclk ಗಾಗಿ ಇನ್‌ಪುಟ್ ಆವರ್ತನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 100.0 MHz. ಕನಿಷ್ಠ ಮತ್ತು ಗರಿಷ್ಠ ಮೌಲ್ಯವು ಆಯ್ಕೆಮಾಡಿದ ಸಾಧನವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ.
ಲಾಕ್ ಮಾಡಿದ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಲಾಕ್ ಮಾಡಿದ ಪೋರ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಆನ್ ಮಾಡಿ.
ಭೌತಿಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ನಿಯತಾಂಕಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಅಪೇಕ್ಷಿತ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ಆವರ್ತನವನ್ನು ಸೂಚಿಸುವ ಬದಲು ಭೌತಿಕ PLL ಕೌಂಟರ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳನ್ನು ನಮೂದಿಸಲು ಆನ್ ಮಾಡಿ.
ಕಾರ್ಯಾಚರಣೆಯ ಮೋಡ್	ನೇರ, ಬಾಹ್ಯ ಪ್ರತಿಕ್ರಿಯೆ, ಸಾಮಾನ್ಯ, ಮೂಲ ಸಿಂಕ್ರೊನಸ್, ಶೂನ್ಯ ವಿಳಂಬ ಬಫರ್, ಅಥವಾ ಎಲ್ವಿಡಿಎಸ್	PLL ನ ಕಾರ್ಯಾಚರಣೆಯನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಕಾರ್ಯಾಚರಣೆಯಾಗಿದೆ ನೇರ ಮೋಡ್. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ನೇರ ಮೋಡ್‌ನಲ್ಲಿ, PLL ಔಟ್‌ಪುಟ್‌ನಲ್ಲಿ ಸಾಧ್ಯವಾದಷ್ಟು ಚಿಕ್ಕದಾದ ಜಿಟ್ಟರ್ ಅನ್ನು ಉತ್ಪಾದಿಸಲು PLL ಪ್ರತಿಕ್ರಿಯೆ ಮಾರ್ಗದ ಉದ್ದವನ್ನು ಕಡಿಮೆ ಮಾಡುತ್ತದೆ. PLL ನ ಆಂತರಿಕ ಗಡಿಯಾರ ಮತ್ತು ಬಾಹ್ಯ ಗಡಿಯಾರದ ಔಟ್‌ಪುಟ್‌ಗಳು PLL ಗಡಿಯಾರದ ಇನ್‌ಪುಟ್‌ಗೆ ಸಂಬಂಧಿಸಿದಂತೆ ಹಂತ-ಬದಲಾಯಿಸಲ್ಪಡುತ್ತವೆ. ಈ ಕ್ರಮದಲ್ಲಿ, PLL ಯಾವುದೇ ಗಡಿಯಾರ ನೆಟ್‌ವರ್ಕ್‌ಗಳಿಗೆ ಸರಿದೂಗಿಸುವುದಿಲ್ಲ. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಸಾಮಾನ್ಯ ಮೋಡ್, ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಬಳಸುವ ಆಂತರಿಕ ಗಡಿಯಾರ ಜಾಲದ ವಿಳಂಬವನ್ನು PLL ಸರಿದೂಗಿಸುತ್ತದೆ. ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪಿನ್ ಅನ್ನು ಚಾಲನೆ ಮಾಡಲು PLL ಅನ್ನು ಬಳಸಿದರೆ, ಔಟ್‌ಪುಟ್ ಪಿನ್‌ನಲ್ಲಿ ಸಿಗ್ನಲ್‌ನ ಅನುಗುಣವಾದ ಹಂತದ ಶಿಫ್ಟ್ ಸಂಭವಿಸುತ್ತದೆ. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಮೂಲ ಸಿಂಕ್ರೊನಸ್ ಮೋಡ್, ಪಿನ್‌ನಿಂದ I/O ಇನ್‌ಪುಟ್ ರಿಜಿಸ್ಟರ್‌ಗೆ ಗಡಿಯಾರ ವಿಳಂಬವು ಪಿನ್‌ನಿಂದ I/O ಇನ್‌ಪುಟ್ ರಿಜಿಸ್ಟರ್‌ಗೆ ಡೇಟಾ ವಿಳಂಬಕ್ಕೆ ಹೊಂದಿಕೆಯಾಗುತ್ತದೆ. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಬಾಹ್ಯ ಪ್ರತಿಕ್ರಿಯೆ ಮೋಡ್, ನೀವು fbclk ಇನ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಇನ್‌ಪುಟ್ ಪಿನ್‌ಗೆ ಸಂಪರ್ಕಿಸಬೇಕು. ಬೋರ್ಡ್-ಮಟ್ಟದ ಸಂಪರ್ಕವು ಇನ್‌ಪುಟ್ ಪಿನ್ ಮತ್ತು ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್, fboutclk ಎರಡನ್ನೂ ಸಂಪರ್ಕಿಸಬೇಕು. fbclk ಪೋರ್ಟ್ ಅನ್ನು ಇನ್‌ಪುಟ್ ಗಡಿಯಾರದೊಂದಿಗೆ ಜೋಡಿಸಲಾಗಿದೆ. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಶೂನ್ಯ ವಿಳಂಬ ಬಫರ್ ಮೋಡ್, PLL ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪಿನ್ ಅನ್ನು ಫೀಡ್ ಮಾಡಬೇಕು ಮತ್ತು ಆ ಪಿನ್ ಪರಿಚಯಿಸಿದ ವಿಳಂಬವನ್ನು ಸರಿದೂಗಿಸಬೇಕು. ಪಿನ್‌ನಲ್ಲಿ ಗಮನಿಸಿದ ಸಿಗ್ನಲ್ ಅನ್ನು ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಕ್ಕೆ ಸಿಂಕ್ರೊನೈಸ್ ಮಾಡಲಾಗಿದೆ. PLL ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಆಲ್ಟ್‌ಬಿಡಿರ್ ಪೋರ್ಟ್‌ಗೆ ಸಂಪರ್ಕಿಸುತ್ತದೆ ಮತ್ತು zdbfbclk ಅನ್ನು ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಆಗಿ ಚಾಲನೆ ಮಾಡುತ್ತದೆ. PLL ಆಂತರಿಕ ಗಡಿಯಾರ ಜಾಲವನ್ನು ಸಹ ಚಾಲನೆ ಮಾಡಿದರೆ, ಆ ನೆಟ್‌ವರ್ಕ್‌ನ ಅನುಗುಣವಾದ ಹಂತದ ಬದಲಾವಣೆಯು ಸಂಭವಿಸುತ್ತದೆ. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಎಲ್ವಿಡಿಎಸ್ ಮೋಡ್, ಆಂತರಿಕ SERDES ಕ್ಯಾಪ್ಚರ್ ರಿಜಿಸ್ಟರ್‌ನಲ್ಲಿ ಪಿನ್‌ಗಳ ಅದೇ ಡೇಟಾ ಮತ್ತು ಗಡಿಯಾರದ ಸಮಯದ ಸಂಬಂಧವನ್ನು ನಿರ್ವಹಿಸಲಾಗುತ್ತದೆ. ಮೋಡ್ LVDS ಗಡಿಯಾರ ಜಾಲದಲ್ಲಿನ ವಿಳಂಬಗಳನ್ನು ಸರಿದೂಗಿಸುತ್ತದೆ, ಮತ್ತು ಡೇಟಾ ಪಿನ್ ಮತ್ತು ಗಡಿಯಾರದ ಇನ್‌ಪುಟ್ ಪಿನ್ ನಡುವೆ SERDES ಕ್ಯಾಪ್ಚರ್ ರಿಜಿಸ್ಟರ್ ಪಥಗಳಿಗೆ.
ಗಡಿಯಾರಗಳ ಸಂಖ್ಯೆ	1–9	PLL ವಿನ್ಯಾಸದಲ್ಲಿ ಪ್ರತಿ ಸಾಧನಕ್ಕೆ ಅಗತ್ಯವಿರುವ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರಗಳ ಸಂಖ್ಯೆಯನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಆಯ್ದ ಗಡಿಯಾರಗಳ ಸಂಖ್ಯೆಯನ್ನು ಆಧರಿಸಿ ಔಟ್‌ಪುಟ್ ಆವರ್ತನ, ಹಂತದ ಶಿಫ್ಟ್ ಮತ್ತು ಡ್ಯೂಟಿ ಸೈಕಲ್‌ಗಾಗಿ ವಿನಂತಿಸಿದ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು ತೋರಿಸಲಾಗುತ್ತದೆ.
VCO ಆವರ್ತನವನ್ನು ಸೂಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	VCO ಆವರ್ತನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿದ ಮೌಲ್ಯಕ್ಕೆ ನಿರ್ಬಂಧಿಸಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ. LVDS ಬಾಹ್ಯ ಮೋಡ್‌ಗಾಗಿ PLL ಅನ್ನು ರಚಿಸುವಾಗ ಅಥವಾ ನಿರ್ದಿಷ್ಟ ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಹಂತದ ಗಾತ್ರವನ್ನು ಬಯಸಿದಲ್ಲಿ ಇದು ಉಪಯುಕ್ತವಾಗಿದೆ.
*ಮುಂದುವರೆಯಿತು…*

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
VCO ಆವರ್ತನ (1)	—	• ಯಾವಾಗ ಭೌತಿಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ನಿಯತಾಂಕಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆನ್ ಮಾಡಲಾಗಿದೆ - ಮೌಲ್ಯಗಳ ಆಧಾರದ ಮೇಲೆ VCO ಆವರ್ತನವನ್ನು ಪ್ರದರ್ಶಿಸುತ್ತದೆ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಆವರ್ತನ, ಗುಣಿಸಿ ಅಂಶ (M-ಕೌಂಟರ್), ಮತ್ತು ಡಿವೈಡ್ ಫ್ಯಾಕ್ಟರ್ (ಎನ್-ಕೌಂಟರ್). • ಯಾವಾಗ ಭೌತಿಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ನಿಯತಾಂಕಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆಫ್ ಮಾಡಲಾಗಿದೆ- VCO ಆವರ್ತನಕ್ಕಾಗಿ ವಿನಂತಿಸಿದ ಮೌಲ್ಯವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 600.0 MHz.
ಗಡಿಯಾರ ಜಾಗತಿಕ ಹೆಸರನ್ನು ನೀಡಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಔಟ್ಪುಟ್ ಗಡಿಯಾರದ ಹೆಸರನ್ನು ಮರುಹೆಸರಿಸಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ.
ಗಡಿಯಾರದ ಹೆಸರು	—	ಸಿನೊಪ್ಸಿಸ್ ವಿನ್ಯಾಸ ನಿರ್ಬಂಧಗಳಿಗೆ (SDC) ಬಳಕೆದಾರ ಗಡಿಯಾರ ಹೆಸರು.
ಅಪೇಕ್ಷಿತ ಆವರ್ತನ	—	MHz ನಲ್ಲಿ ಅನುಗುಣವಾದ ಔಟ್‌ಪುಟ್ ಕ್ಲಾಕ್ ಪೋರ್ಟ್‌ನ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರದ ಆವರ್ತನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ, outclk[]. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 100.0 MHz. ಕನಿಷ್ಠ ಮತ್ತು ಗರಿಷ್ಠ ಮೌಲ್ಯಗಳು ಬಳಸಿದ ಸಾಧನವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ. PLL ಮೊದಲ ಆರು ದಶಮಾಂಶ ಸ್ಥಳಗಳಲ್ಲಿನ ಅಂಕಿಗಳನ್ನು ಮಾತ್ರ ಓದುತ್ತದೆ.
ನಿಜವಾದ ಆವರ್ತನ	—	ಸಾಧಿಸಬಹುದಾದ ಆವರ್ತನಗಳ ಪಟ್ಟಿಯಿಂದ ನಿಜವಾದ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರದ ಆವರ್ತನವನ್ನು ಆಯ್ಕೆ ಮಾಡಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು ಅಪೇಕ್ಷಿತ ಆವರ್ತನಕ್ಕೆ ಹತ್ತಿರದ ಸಾಧಿಸಬಹುದಾದ ಆವರ್ತನವಾಗಿದೆ.
ಹಂತ ಶಿಫ್ಟ್ ಘಟಕಗಳು	ps or ಪದವಿಗಳು	ಅನುಗುಣವಾದ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ಪೋರ್ಟ್‌ಗಾಗಿ ಹಂತದ ಶಿಫ್ಟ್ ಘಟಕವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ, outclk[], picoseconds (ps) ಅಥವಾ ಡಿಗ್ರಿಗಳಲ್ಲಿ.
ಅಪೇಕ್ಷಿತ ಹಂತದ ಶಿಫ್ಟ್	—	ಹಂತದ ಶಿಫ್ಟ್‌ಗಾಗಿ ವಿನಂತಿಸಿದ ಮೌಲ್ಯವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 0 ಪಿ.ಎಸ್.
ನಿಜವಾದ ಹಂತದ ಶಿಫ್ಟ್	—	ಸಾಧಿಸಬಹುದಾದ ಹಂತದ ಶಿಫ್ಟ್ ಮೌಲ್ಯಗಳ ಪಟ್ಟಿಯಿಂದ ನಿಜವಾದ ಹಂತದ ಶಿಫ್ಟ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು ಅಪೇಕ್ಷಿತ ಹಂತದ ಶಿಫ್ಟ್‌ಗೆ ಹತ್ತಿರದ ಸಾಧಿಸಬಹುದಾದ ಹಂತದ ಬದಲಾವಣೆಯಾಗಿದೆ.
ಅಪೇಕ್ಷಿತ ಡ್ಯೂಟಿ ಸೈಕಲ್	0.0–100.0	ಕರ್ತವ್ಯ ಚಕ್ರಕ್ಕಾಗಿ ವಿನಂತಿಸಿದ ಮೌಲ್ಯವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 50.0%.
ನಿಜವಾದ ಕರ್ತವ್ಯ ಸೈಕಲ್	—	ಸಾಧಿಸಬಹುದಾದ ಡ್ಯೂಟಿ ಸೈಕಲ್ ಮೌಲ್ಯಗಳ ಪಟ್ಟಿಯಿಂದ ನಿಜವಾದ ಕರ್ತವ್ಯ ಚಕ್ರವನ್ನು ಆಯ್ಕೆ ಮಾಡಲು ನಿಮಗೆ ಅನುಮತಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು ಅಪೇಕ್ಷಿತ ಡ್ಯೂಟಿ ಸೈಕಲ್‌ಗೆ ಹತ್ತಿರದ ಸಾಧಿಸಬಹುದಾದ ಕರ್ತವ್ಯ ಚಕ್ರವಾಗಿದೆ.
ಗುಣಿಸಿ ಅಂಶ (M-ಕೌಂಟರ್) (2)	4–511	M-ಕೌಂಟರ್‌ನ ಗುಣಾಕಾರ ಅಂಶವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಎಂ ಕೌಂಟರ್‌ನ ಕಾನೂನು ವ್ಯಾಪ್ತಿಯು 4–511 ಆಗಿದೆ. ಆದಾಗ್ಯೂ, ಕನಿಷ್ಠ ಕಾನೂನು PFD ಆವರ್ತನ ಮತ್ತು ಗರಿಷ್ಠ ಕಾನೂನು VCO ಆವರ್ತನದ ಮೇಲಿನ ನಿರ್ಬಂಧಗಳು ಪರಿಣಾಮಕಾರಿ M ಕೌಂಟರ್ ಶ್ರೇಣಿಯನ್ನು 4-160 ಗೆ ನಿರ್ಬಂಧಿಸುತ್ತವೆ.
ಡಿವೈಡ್ ಫ್ಯಾಕ್ಟರ್ (ಎನ್-ಕೌಂಟರ್) (2)	1–511	N-ಕೌಂಟರ್‌ನ ವಿಭಜಿತ ಅಂಶವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. N ಕೌಂಟರ್‌ನ ಕಾನೂನು ವ್ಯಾಪ್ತಿಯು 1–511 ಆಗಿದೆ. ಆದಾಗ್ಯೂ, ಕನಿಷ್ಟ ಕಾನೂನು PFD ಆವರ್ತನದ ಮೇಲಿನ ನಿರ್ಬಂಧಗಳು N ಕೌಂಟರ್‌ನ ಪರಿಣಾಮಕಾರಿ ವ್ಯಾಪ್ತಿಯನ್ನು 1-80 ಕ್ಕೆ ನಿರ್ಬಂಧಿಸುತ್ತವೆ.
ಡಿವೈಡ್ ಫ್ಯಾಕ್ಟರ್ (ಸಿ-ಕೌಂಟರ್) (2)	1–511	ಔಟ್ಪುಟ್ ಗಡಿಯಾರ (ಸಿ-ಕೌಂಟರ್) ಗಾಗಿ ವಿಭಜಿಸುವ ಅಂಶವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.

ಭೌತಿಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರದ ನಿಯತಾಂಕಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆಫ್ ಮಾಡಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ.

ಭೌತಿಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರದ ನಿಯತಾಂಕಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆನ್ ಮಾಡಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ.

IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟ್ಯಾಬ್

ಕೋಷ್ಟಕ 2. IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟ್ಯಾಬ್

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
PLL ಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಪೂರ್ವನಿಗದಿ	ಕಡಿಮೆ, ಮಧ್ಯಮ, ಅಥವಾ ಹೆಚ್ಚು	PLL ಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಪೂರ್ವನಿಗದಿ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಆಯ್ಕೆಯಾಗಿದೆ ಕಡಿಮೆ.
PLL ಸ್ವಯಂ ಮರುಹೊಂದಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಲಾಕ್ ನಷ್ಟವಾದಾಗ PLL ಅನ್ನು ಸ್ವಯಂಚಾಲಿತವಾಗಿ ಸ್ವಯಂ ಮರುಹೊಂದಿಸುತ್ತದೆ.
ಎರಡನೇ ಇನ್‌ಪುಟ್ clk 'refclk1' ಅನ್ನು ರಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ನಿಮ್ಮ ಮೂಲ ಉಲ್ಲೇಖ ಗಡಿಯಾರದೊಂದಿಗೆ ಬದಲಾಯಿಸಬಹುದಾದ ನಿಮ್ಮ PLL ಗೆ ಲಗತ್ತಿಸಲಾದ ಬ್ಯಾಕಪ್ ಗಡಿಯಾರವನ್ನು ಒದಗಿಸಲು ಆನ್ ಮಾಡಿ.
ಎರಡನೇ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಆವರ್ತನ	—	ಎರಡನೇ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರದ ಸಂಕೇತದ ಆವರ್ತನವನ್ನು ಆಯ್ಕೆ ಮಾಡುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 100.0 MHz. ಕನಿಷ್ಠ ಮತ್ತು ಗರಿಷ್ಠ ಮೌಲ್ಯವು ಬಳಸಿದ ಸಾಧನವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ.
ಬಳಕೆಯಲ್ಲಿರುವ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರವನ್ನು ಸೂಚಿಸಲು 'active_clk' ಸಂಕೇತವನ್ನು ರಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	Activeclk ಔಟ್‌ಪುಟ್ ರಚಿಸಲು ಆನ್ ಮಾಡಿ. Activeclk ಔಟ್‌ಪುಟ್ PLL ನಿಂದ ಬಳಕೆಯಲ್ಲಿರುವ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರವನ್ನು ಸೂಚಿಸುತ್ತದೆ. ಔಟ್ಪುಟ್ ಸಿಗ್ನಲ್ ಕಡಿಮೆ refclk ಅನ್ನು ಸೂಚಿಸುತ್ತದೆ ಮತ್ತು ಔಟ್ಪುಟ್ ಸಿಗ್ನಲ್ ಹೆಚ್ಚಿನದು refclk1 ಅನ್ನು ಸೂಚಿಸುತ್ತದೆ.
ಪ್ರತಿಯೊಂದು ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಗಳಿಗೆ 'clkbad' ಸಂಕೇತವನ್ನು ರಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಪ್ರತಿ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಕ್ಕೆ ಒಂದರಂತೆ ಎರಡು clkbad ಔಟ್‌ಪುಟ್‌ಗಳನ್ನು ರಚಿಸಲು ಆನ್ ಮಾಡಿ. ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್ ಕಡಿಮೆ ಎಂದರೆ ಗಡಿಯಾರ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ ಮತ್ತು ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್ ಹೆಚ್ಚು ಗಡಿಯಾರ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತಿಲ್ಲ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
ಸ್ವಿಚ್ಓವರ್ ಮೋಡ್	ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್, ಹಸ್ತಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್, ಅಥವಾ ಹಸ್ತಚಾಲಿತ ಅತಿಕ್ರಮಣದೊಂದಿಗೆ ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್	ವಿನ್ಯಾಸ ಅಪ್ಲಿಕೇಶನ್‌ಗಾಗಿ ಸ್ವಿಚ್‌ಓವರ್ ಮೋಡ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ. IP ಮೂರು ಸ್ವಿಚ್‌ಓವರ್ ಮೋಡ್‌ಗಳನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ: • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್ ಮೋಡ್, PLL ಸರ್ಕ್ಯೂಟ್ರಿ ಆಯ್ದ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಮೇಲ್ವಿಚಾರಣೆ ಮಾಡುತ್ತದೆ. ಒಂದು ಗಡಿಯಾರ ನಿಂತರೆ, ಸರ್ಕ್ಯೂಟ್ ಸ್ವಯಂಚಾಲಿತವಾಗಿ ಕೆಲವು ಗಡಿಯಾರ ಚಕ್ರಗಳಲ್ಲಿ ಬ್ಯಾಕಪ್ ಗಡಿಯಾರಕ್ಕೆ ಬದಲಾಗುತ್ತದೆ ಮತ್ತು ಸ್ಥಿತಿ ಸಂಕೇತಗಳನ್ನು ನವೀಕರಿಸುತ್ತದೆ, clkbad ಮತ್ತು activeclk. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಹಸ್ತಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್ ಮೋಡ್, ಕಂಟ್ರೋಲ್ ಸಿಗ್ನಲ್, ಎಕ್ಸ್‌ಸ್ವಿಚ್, ಲಾಜಿಕ್ ಹೈನಿಂದ ಲಾಜಿಕ್ ಕಡಿಮೆಗೆ ಬದಲಾದಾಗ ಮತ್ತು ಕನಿಷ್ಠ ಮೂರು ಗಡಿಯಾರ ಚಕ್ರಗಳವರೆಗೆ ಕಡಿಮೆ ಇರುವಾಗ, ಇನ್‌ಪುಟ್ ಗಡಿಯಾರವು ಇತರ ಗಡಿಯಾರಕ್ಕೆ ಬದಲಾಗುತ್ತದೆ. ಎಫ್‌ಪಿಜಿಎ ಕೋರ್ ಲಾಜಿಕ್ ಅಥವಾ ಇನ್‌ಪುಟ್ ಪಿನ್‌ನಿಂದ ಎಕ್ಸ್‌ಟ್ಸ್‌ವಿಚ್ ಅನ್ನು ರಚಿಸಬಹುದು. • ನೀವು ಆಯ್ಕೆ ಮಾಡಿದರೆ ಹಸ್ತಚಾಲಿತ ಅತಿಕ್ರಮಣದೊಂದಿಗೆ ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್ಓವರ್ ಮೋಡ್, extswitch ಸಿಗ್ನಲ್ ಕಡಿಮೆಯಾದಾಗ, ಇದು ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್ ಕಾರ್ಯವನ್ನು ಅತಿಕ್ರಮಿಸುತ್ತದೆ. ಎಕ್ಸ್ಟ್ಸ್ವಿಚ್ ಕಡಿಮೆ ಇರುವವರೆಗೆ, ಮತ್ತಷ್ಟು ಸ್ವಿಚ್ಓವರ್ ಕ್ರಿಯೆಯನ್ನು ನಿರ್ಬಂಧಿಸಲಾಗುತ್ತದೆ. ಈ ಮೋಡ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಲು, ನಿಮ್ಮ ಎರಡು ಗಡಿಯಾರ ಮೂಲಗಳು ಚಾಲನೆಯಲ್ಲಿರಬೇಕು ಮತ್ತು ಎರಡು ಗಡಿಯಾರಗಳ ಆವರ್ತನವು 20% ಕ್ಕಿಂತ ಹೆಚ್ಚು ಭಿನ್ನವಾಗಿರಬಾರದು. ಎರಡೂ ಗಡಿಯಾರಗಳು ಒಂದೇ ತರಂಗಾಂತರದಲ್ಲಿಲ್ಲದಿದ್ದರೂ, ಅವುಗಳ ಅವಧಿಯ ವ್ಯತ್ಯಾಸವು 20% ರೊಳಗೆ ಇದ್ದರೆ, ಗಡಿಯಾರ ನಷ್ಟ ಪತ್ತೆ ಬ್ಲಾಕ್ ಕಳೆದುಹೋದ ಗಡಿಯಾರವನ್ನು ಪತ್ತೆ ಮಾಡುತ್ತದೆ. PLL ಗಡಿಯಾರದ ಇನ್‌ಪುಟ್ ಸ್ವಿಚ್‌ಓವರ್ ನಂತರ PLL ಹೆಚ್ಚಾಗಿ ಲಾಕ್ ಔಟ್ ಆಗುತ್ತದೆ ಮತ್ತು ಮತ್ತೆ ಲಾಕ್ ಮಾಡಲು ಸಮಯ ಬೇಕಾಗುತ್ತದೆ.
ಸ್ವಿಚ್ಓವರ್ ವಿಳಂಬ	0–7	ಸ್ವಿಚ್‌ಓವರ್ ಪ್ರಕ್ರಿಯೆಗೆ ನಿರ್ದಿಷ್ಟ ಪ್ರಮಾಣದ ಸೈಕಲ್ ವಿಳಂಬವನ್ನು ಸೇರಿಸುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವು 0 ಆಗಿದೆ.
PLL LVDS_CLK/ LOADEN ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗೆ ಪ್ರವೇಶ	ನಿಷ್ಕ್ರಿಯಗೊಳಿಸಲಾಗಿದೆ, LVDS_CLK/ ಸಕ್ರಿಯಗೊಳಿಸಿ ಲೋಡ್ 0, ಅಥವಾ LVDS_CLK/ ಸಕ್ರಿಯಗೊಳಿಸಿ ಲೋಡ್ 0 & 1	ಆಯ್ಕೆ ಮಾಡಿ LVDS_CLK/LOADEN 0 ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ or LVDS_CLK/ LOADEN 0 ಮತ್ತು 1 ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ PLL lvds_clk ಅಥವಾ ಲೋಡ್ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು. PLL ಬಾಹ್ಯ PLL ಜೊತೆಗೆ LVDS SERDES ಬ್ಲಾಕ್ ಅನ್ನು ಫೀಡ್ ಮಾಡಿದರೆ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ. LVDS ಪೋರ್ಟ್‌ಗಳೊಂದಿಗೆ I/O PLL outclk ಪೋರ್ಟ್‌ಗಳನ್ನು ಬಳಸುವಾಗ, outclk[0..3] ಅನ್ನು lvds_clk[0,1] ಮತ್ತು loaden[0,1] ಪೋರ್ಟ್‌ಗಳಿಗೆ ಬಳಸಲಾಗುತ್ತದೆ, outclk4 ಅನ್ನು coreclk ಪೋರ್ಟ್‌ಗಳಿಗೆ ಬಳಸಬಹುದು.
PLL DPA ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗೆ ಪ್ರವೇಶವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	PLL DPA ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಆನ್ ಮಾಡಿ.
*ಮುಂದುವರೆಯಿತು…*

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
PLL ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗೆ ಪ್ರವೇಶವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	PLL ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ಆನ್ ಮಾಡಿ.
extclk_out[0] ಮೂಲವಾಗಿ ಯಾವ outclk ಅನ್ನು ಬಳಸಬೇಕೆಂದು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ	C0 – C8	extclk_out[0] ಮೂಲವಾಗಿ ಬಳಸಬೇಕಾದ outclk ಪೋರ್ಟ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.
extclk_out[1] ಮೂಲವಾಗಿ ಯಾವ outclk ಅನ್ನು ಬಳಸಬೇಕೆಂದು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ	C0 – C8	extclk_out[1] ಮೂಲವಾಗಿ ಬಳಸಬೇಕಾದ outclk ಪೋರ್ಟ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.

ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ ಟ್ಯಾಬ್

ಕೋಷ್ಟಕ 3. IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ Tab3

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
ಡೌನ್‌ಸ್ಟ್ರೀಮ್ PLL ನೊಂದಿಗೆ ಸಂಪರ್ಕಿಸಲು 'ಕ್ಯಾಸ್ಕೇಡ್ ಔಟ್' ಸಿಗ್ನಲ್ ಅನ್ನು ರಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಕ್ಯಾಸ್ಕೇಡ್_ಔಟ್ ಪೋರ್ಟ್ ಅನ್ನು ರಚಿಸಲು ಆನ್ ಮಾಡಿ, ಇದು ಈ PLL ಒಂದು ಮೂಲವಾಗಿದೆ ಮತ್ತು ಗಮ್ಯಸ್ಥಾನ (ಡೌನ್‌ಸ್ಟ್ರೀಮ್) PLL ನೊಂದಿಗೆ ಸಂಪರ್ಕಿಸುತ್ತದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
ಯಾವ outclk ಅನ್ನು ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ ಮೂಲವಾಗಿ ಬಳಸಬೇಕೆಂದು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ	0–8	ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ ಮೂಲವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.
ಅಪ್‌ಸ್ಟ್ರೀಮ್ PLL ನೊಂದಿಗೆ ಸಂಪರ್ಕಿಸಲು adjpllin ಅಥವಾ cclk ಸಿಗ್ನಲ್ ಅನ್ನು ರಚಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಇನ್‌ಪುಟ್ ಪೋರ್ಟ್ ರಚಿಸಲು ಆನ್ ಮಾಡಿ, ಇದು ಈ PLL ಗಮ್ಯಸ್ಥಾನವಾಗಿದೆ ಮತ್ತು ಮೂಲ (ಅಪ್‌ಸ್ಟ್ರೀಮ್) PLL ನೊಂದಿಗೆ ಸಂಪರ್ಕಿಸುತ್ತದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.

ಡೈನಾಮಿಕ್ ರೀಕಾನ್ಫಿಗರೇಶನ್ ಟ್ಯಾಬ್

ಕೋಷ್ಟಕ 4. IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನಾ ಟ್ಯಾಬ್

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
PLL ನ ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	ಈ PLL ನ ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ (PLL Reconfig Intel FPGA IP ಕೋರ್ ಜೊತೆಯಲ್ಲಿ) ಆನ್ ಮಾಡಿ.
ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಪೋರ್ಟ್‌ಗಳಿಗೆ ಪ್ರವೇಶವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	PLL ನೊಂದಿಗೆ ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಇಂಟರ್ಫೇಸ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆನ್ ಮಾಡಿ.
MIF ಜನರೇಷನ್ ಆಯ್ಕೆ (3)	ರಚಿಸಿ ಹೊಸ MIF File, ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ MIF ಗೆ ಸಂರಚನೆಯನ್ನು ಸೇರಿಸಿ File, ಮತ್ತು MIF ಅನ್ನು ರಚಿಸಿ File IP ಜನರೇಷನ್ ಸಮಯದಲ್ಲಿ	ಒಂದೋ ಹೊಸ .mif ಅನ್ನು ರಚಿಸಿ file I/O PLL ನ ಪ್ರಸ್ತುತ ಸಂರಚನೆಯನ್ನು ಒಳಗೊಂಡಿರುತ್ತದೆ ಅಥವಾ ಈ ಸಂರಚನೆಯನ್ನು ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ .mif ಗೆ ಸೇರಿಸಿ file. ನೀವು ಈ .mif ಅನ್ನು ಬಳಸಬಹುದು file I/O PLL ಅನ್ನು ಅದರ ಪ್ರಸ್ತುತ ಸೆಟ್ಟಿಂಗ್‌ಗಳಿಗೆ ಮರುಸಂರಚಿಸಲು ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನೆಯ ಸಮಯದಲ್ಲಿ.
ಹೊಸ MIF ಗೆ ಮಾರ್ಗ file (4)	—	ಸ್ಥಳವನ್ನು ನಮೂದಿಸಿ ಮತ್ತು file ಹೊಸ .mif ನ ಹೆಸರು file ರಚಿಸಲಾಗುವುದು.
ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ MIF ಗೆ ಮಾರ್ಗ file (5)	—	ಸ್ಥಳವನ್ನು ನಮೂದಿಸಿ ಮತ್ತು file ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ .mif ನ ಹೆಸರು file ನೀವು ಸೇರಿಸಲು ಉದ್ದೇಶಿಸಿರುವಿರಿ.
*ಮುಂದುವರೆಯಿತು…*

PLL ನ ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆನ್ ಮಾಡಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ.

ಹೊಸ MIF ಅನ್ನು ರಚಿಸಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ File MIF ಜನರೇಷನ್ ಆಗಿ ಆಯ್ಕೆಮಾಡಲಾಗಿದೆ
ಆಯ್ಕೆ.

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
MIF ಸ್ಟ್ರೀಮಿಂಗ್‌ಗಾಗಿ ಡೈನಾಮಿಕ್ ಫೇಸ್ ಶಿಫ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ (3)	ಆನ್ ಅಥವಾ ಆಫ್ ಮಾಡಿ	PLL ಮರುಸಂರಚನೆಗಾಗಿ ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಗುಣಲಕ್ಷಣಗಳನ್ನು ಸಂಗ್ರಹಿಸಲು ಆನ್ ಮಾಡಿ.
ಡಿಪಿಎಸ್ ಕೌಂಟರ್ ಆಯ್ಕೆ (6)	C0-C8, ಎಲ್ಲಾ ಸಿ, or M	ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್‌ಗೆ ಒಳಗಾಗಲು ಕೌಂಟರ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡುತ್ತದೆ. M ಎಂಬುದು ಪ್ರತಿಕ್ರಿಯೆ ಕೌಂಟರ್ ಮತ್ತು C ಎಂಬುದು ಪೋಸ್ಟ್-ಸ್ಕೇಲ್ ಕೌಂಟರ್‌ಗಳು.
ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್‌ಗಳ ಸಂಖ್ಯೆ (6)	1–7	ಹಂತದ ಶಿಫ್ಟ್ ಹೆಚ್ಚಳಗಳ ಸಂಖ್ಯೆಯನ್ನು ಆಯ್ಕೆ ಮಾಡುತ್ತದೆ. ಒಂದು ಹಂತದ ಶಿಫ್ಟ್ ಹೆಚ್ಚಳದ ಗಾತ್ರವು VCO ಅವಧಿಯ 1/8 ಕ್ಕೆ ಸಮಾನವಾಗಿರುತ್ತದೆ. ಡೀಫಾಲ್ಟ್ ಮೌಲ್ಯವಾಗಿದೆ 1.
ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ನಿರ್ದೇಶನ (6)	ಧನಾತ್ಮಕ or ಋಣಾತ್ಮಕ	PLL MIF ನಲ್ಲಿ ಸಂಗ್ರಹಿಸಲು ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ದಿಕ್ಕನ್ನು ನಿರ್ಧರಿಸುತ್ತದೆ.

ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ MIF ಗೆ ಕಾನ್ಫಿಗರೇಶನ್ ಅನ್ನು ಸೇರಿಸಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ File MIF ಜನರೇಷನ್ ಆಯ್ಕೆಯಾಗಿ ಆಯ್ಕೆಮಾಡಲಾಗಿದೆ

IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಸುಧಾರಿತ ನಿಯತಾಂಕಗಳ ಟ್ಯಾಬ್

ಕೋಷ್ಟಕ 5. IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಸುಧಾರಿತ ನಿಯತಾಂಕಗಳ ಟ್ಯಾಬ್

ಪ್ಯಾರಾಮೀಟರ್	ಕಾನೂನು ಮೌಲ್ಯ	ವಿವರಣೆ
ಸುಧಾರಿತ ನಿಯತಾಂಕಗಳು	—	ನಿಮ್ಮ ಇನ್‌ಪುಟ್‌ನ ಆಧಾರದ ಮೇಲೆ ಕಾರ್ಯಗತಗೊಳ್ಳುವ ಭೌತಿಕ PLL ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟೇಬಲ್ ಅನ್ನು ಪ್ರದರ್ಶಿಸುತ್ತದೆ.

ಕ್ರಿಯಾತ್ಮಕ ವಿವರಣೆ

I/O PLL ಎಂಬುದು ಆವರ್ತನ-ನಿಯಂತ್ರಣ ವ್ಯವಸ್ಥೆಯಾಗಿದ್ದು ಅದು ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಕ್ಕೆ ಸಿಂಕ್ರೊನೈಸ್ ಮಾಡುವ ಮೂಲಕ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ. PLL ಇನ್‌ಪುಟ್ ಸಿಗ್ನಲ್ ಮತ್ತು vol ನ ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್ ನಡುವಿನ ಹಂತದ ವ್ಯತ್ಯಾಸವನ್ನು ಹೋಲಿಸುತ್ತದೆtagಇ-ನಿಯಂತ್ರಿತ ಆಂದೋಲಕ (VCO) ಮತ್ತು ನಂತರ ಇನ್ಪುಟ್ ಅಥವಾ ಉಲ್ಲೇಖ ಸಂಕೇತದ ಆವರ್ತನದಲ್ಲಿ ಸ್ಥಿರ ಹಂತದ ಕೋನವನ್ನು (ಲಾಕ್) ನಿರ್ವಹಿಸಲು ಹಂತದ ಸಿಂಕ್ರೊನೈಸೇಶನ್ ಅನ್ನು ನಿರ್ವಹಿಸುತ್ತದೆ. ಸಿಸ್ಟಮ್‌ನ ಸಿಂಕ್ರೊನೈಸೇಶನ್ ಅಥವಾ ಋಣಾತ್ಮಕ ಪ್ರತಿಕ್ರಿಯೆ ಲೂಪ್ PLL ಅನ್ನು ಹಂತ-ಲಾಕ್ ಮಾಡಲು ಒತ್ತಾಯಿಸುತ್ತದೆ.
ನೀವು PLL ಗಳನ್ನು ಫ್ರೀಕ್ವೆನ್ಸಿ ಮಲ್ಟಿಪ್ಲೈಯರ್‌ಗಳು, ಡಿವೈಡರ್‌ಗಳು, ಡೆಮೊಡ್ಯುಲೇಟರ್‌ಗಳು, ಟ್ರ್ಯಾಕಿಂಗ್ ಜನರೇಟರ್‌ಗಳು ಅಥವಾ ಗಡಿಯಾರ ಮರುಪಡೆಯುವಿಕೆ ಸರ್ಕ್ಯೂಟ್‌ಗಳಾಗಿ ಕಾನ್ಫಿಗರ್ ಮಾಡಬಹುದು. ಸ್ಥಿರ ಆವರ್ತನಗಳನ್ನು ರಚಿಸಲು, ಗದ್ದಲದ ಸಂವಹನ ಚಾನಲ್‌ನಿಂದ ಸಂಕೇತಗಳನ್ನು ಮರುಪಡೆಯಲು ಅಥವಾ ನಿಮ್ಮ ವಿನ್ಯಾಸದ ಉದ್ದಕ್ಕೂ ಗಡಿಯಾರ ಸಂಕೇತಗಳನ್ನು ವಿತರಿಸಲು ನೀವು PLL ಗಳನ್ನು ಬಳಸಬಹುದು.

PLL ನ ಬಿಲ್ಡಿಂಗ್ ಬ್ಲಾಕ್ಸ್

I/O PLL ನ ಮುಖ್ಯ ಬ್ಲಾಕ್‌ಗಳೆಂದರೆ ಫೇಸ್ ಫ್ರೀಕ್ವೆನ್ಸಿ ಡಿಟೆಕ್ಟರ್ (PFD), ಚಾರ್ಜ್ ಪಂಪ್, ಲೂಪ್ ಫಿಲ್ಟರ್, VCO, ಮತ್ತು ಕೌಂಟರ್‌ಗಳು, ಉದಾಹರಣೆಗೆ ಪ್ರತಿಕ್ರಿಯೆ ಕೌಂಟರ್ (M), ಪ್ರಿ-ಸ್ಕೇಲ್ ಕೌಂಟರ್ (N), ಮತ್ತು ನಂತರದ- ಪ್ರಮಾಣದ ಕೌಂಟರ್‌ಗಳು (ಸಿ). PLL ಆರ್ಕಿಟೆಕ್ಚರ್ ನಿಮ್ಮ ವಿನ್ಯಾಸದಲ್ಲಿ ನೀವು ಬಳಸುವ ಸಾಧನವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ.

MIF ಸ್ಟ್ರೀಮಿಂಗ್‌ಗಾಗಿ ಡೈನಾಮಿಕ್ ಹಂತದ ಶಿಫ್ಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆನ್ ಮಾಡಿದಾಗ ಮಾತ್ರ ಈ ಪ್ಯಾರಾಮೀಟರ್ ಲಭ್ಯವಿರುತ್ತದೆ.

ವಿಶಿಷ್ಟ I/O PLL ಆರ್ಕಿಟೆಕ್ಚರ್

PLL ನ ನಡವಳಿಕೆಯನ್ನು ವಿವರಿಸಲು ಈ ಕೆಳಗಿನ ಪದಗಳನ್ನು ಸಾಮಾನ್ಯವಾಗಿ ಬಳಸಲಾಗುತ್ತದೆ:
PLL ಲಾಕ್ ಸಮಯ-ಇದನ್ನು PLL ಸ್ವಾಧೀನ ಸಮಯ ಎಂದೂ ಕರೆಯಲಾಗುತ್ತದೆ. PLL ಲಾಕ್ ಸಮಯವು PLL ಗೆ ಗುರಿ ಆವರ್ತನ ಮತ್ತು ಹಂತದ ಸಂಬಂಧವನ್ನು ಪವರ್-ಅಪ್ ನಂತರ, ಪ್ರೋಗ್ರಾಮ್ ಮಾಡಿದ ಔಟ್‌ಪುಟ್ ಆವರ್ತನ ಬದಲಾವಣೆಯ ನಂತರ ಅಥವಾ PLL ಮರುಹೊಂದಿಸಿದ ನಂತರ ಸಾಧಿಸುವ ಸಮಯವಾಗಿದೆ. ಗಮನಿಸಿ: ಸಿಮ್ಯುಲೇಶನ್ ಸಾಫ್ಟ್‌ವೇರ್ ವಾಸ್ತವಿಕ PLL ಲಾಕ್ ಸಮಯವನ್ನು ರೂಪಿಸುವುದಿಲ್ಲ. ಸಿಮ್ಯುಲೇಶನ್ ಅವಾಸ್ತವಿಕವಾಗಿ ವೇಗದ ಲಾಕ್ ಸಮಯವನ್ನು ತೋರಿಸುತ್ತದೆ. ನಿಜವಾದ ಲಾಕ್ ಸಮಯದ ವಿವರಣೆಗಾಗಿ, ಸಾಧನದ ಡೇಟಾಶೀಟ್ ಅನ್ನು ಉಲ್ಲೇಖಿಸಿ.
PLL ರೆಸಲ್ಯೂಶನ್- PLL VCO ಯ ಕನಿಷ್ಠ ಆವರ್ತನ ಹೆಚ್ಚಳದ ಮೌಲ್ಯ. M ಮತ್ತು N ಕೌಂಟರ್‌ಗಳಲ್ಲಿನ ಬಿಟ್‌ಗಳ ಸಂಖ್ಯೆಯು PLL ರೆಸಲ್ಯೂಶನ್ ಮೌಲ್ಯವನ್ನು ನಿರ್ಧರಿಸುತ್ತದೆ.
ಪಿಎಲ್ಎಲ್ ಎಸ್ample ದರ - FREF ರುampPLL ನಲ್ಲಿ ಹಂತ ಮತ್ತು ಆವರ್ತನ ತಿದ್ದುಪಡಿಯನ್ನು ನಿರ್ವಹಿಸಲು ಲಿಂಗ್ ಆವರ್ತನ ಅಗತ್ಯವಿದೆ. PLL ರುample ದರವು fREF /N ಆಗಿದೆ.

PLL ಲಾಕ್

PLL ಲಾಕ್ ಫೇಸ್ ಫ್ರೀಕ್ವೆನ್ಸಿ ಡಿಟೆಕ್ಟರ್‌ನಲ್ಲಿರುವ ಎರಡು ಇನ್‌ಪುಟ್ ಸಿಗ್ನಲ್‌ಗಳ ಮೇಲೆ ಅವಲಂಬಿತವಾಗಿದೆ. ಲಾಕ್ ಸಿಗ್ನಲ್ PLL ಗಳ ಅಸಮಕಾಲಿಕ ಔಟ್ಪುಟ್ ಆಗಿದೆ. ಲಾಕ್ ಸಿಗ್ನಲ್ ಅನ್ನು ಗೇಟ್ ಮಾಡಲು ಅಗತ್ಯವಿರುವ ಚಕ್ರಗಳ ಸಂಖ್ಯೆಯು PLL ಇನ್‌ಪುಟ್ ಗಡಿಯಾರವನ್ನು ಅವಲಂಬಿಸಿರುತ್ತದೆ, ಅದು ಗೇಟೆಡ್-ಲಾಕ್ ಸರ್ಕ್ಯೂಟ್ರಿಯನ್ನು ಗಡಿಯಾರ ಮಾಡುತ್ತದೆ. ಲಾಕ್ ಸಿಗ್ನಲ್ ಅನ್ನು ಗೇಟ್ ಮಾಡಲು ಅಗತ್ಯವಿರುವ ಗಡಿಯಾರ ಚಕ್ರಗಳ ಸಂಖ್ಯೆಯನ್ನು ಲೆಕ್ಕಾಚಾರ ಮಾಡಲು PLL ನ ಗರಿಷ್ಠ ಲಾಕ್ ಸಮಯವನ್ನು PLL ಇನ್‌ಪುಟ್ ಗಡಿಯಾರದ ಅವಧಿಯಿಂದ ಭಾಗಿಸಿ.

ಕಾರ್ಯಾಚರಣೆಯ ವಿಧಾನಗಳು

IOPLL IP ಕೋರ್ ಆರು ವಿಭಿನ್ನ ಗಡಿಯಾರ ಪ್ರತಿಕ್ರಿಯೆ ವಿಧಾನಗಳನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ. ಪ್ರತಿಯೊಂದು ಮೋಡ್ ಗಡಿಯಾರದ ಗುಣಾಕಾರ ಮತ್ತು ವಿಭಜನೆ, ಹಂತ ಬದಲಾವಣೆ ಮತ್ತು ಡ್ಯೂಟಿ-ಸೈಕಲ್ ಪ್ರೋಗ್ರಾಮಿಂಗ್ ಅನ್ನು ಅನುಮತಿಸುತ್ತದೆ.

ಔಟ್ಪುಟ್ ಗಡಿಯಾರಗಳು

IOPLL IP ಕೋರ್ ಒಂಬತ್ತು ಗಡಿಯಾರದ ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್‌ಗಳನ್ನು ಉತ್ಪಾದಿಸಬಹುದು. ರಚಿಸಲಾದ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಸಂಕೇತಗಳು ಕೋರ್ ಅಥವಾ ಕೋರ್‌ನ ಹೊರಗಿನ ಬಾಹ್ಯ ಬ್ಲಾಕ್‌ಗಳನ್ನು ಗಡಿಯಾರ ಮಾಡುತ್ತದೆ.
ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ ಮೌಲ್ಯವನ್ನು 0 ಗೆ ಮರುಹೊಂದಿಸಲು ಮತ್ತು PLL ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರಗಳನ್ನು ನಿಷ್ಕ್ರಿಯಗೊಳಿಸಲು ನೀವು ಮರುಹೊಂದಿಸುವ ಸಂಕೇತವನ್ನು ಬಳಸಬಹುದು.
ಪ್ರತಿ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರವು ವಿನಂತಿಸಿದ ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಗುಂಪನ್ನು ಹೊಂದಿದೆ, ಅಲ್ಲಿ ನೀವು ಔಟ್‌ಪುಟ್ ಆವರ್ತನ, ಹಂತದ ಶಿಫ್ಟ್ ಮತ್ತು ಡ್ಯೂಟಿ ಸೈಕಲ್‌ಗಾಗಿ ಬಯಸಿದ ಮೌಲ್ಯಗಳನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಬಹುದು. ಅಪೇಕ್ಷಿತ ಸೆಟ್ಟಿಂಗ್‌ಗಳು ನಿಮ್ಮ ವಿನ್ಯಾಸದಲ್ಲಿ ನೀವು ಕಾರ್ಯಗತಗೊಳಿಸಲು ಬಯಸುವ ಸೆಟ್ಟಿಂಗ್‌ಗಳಾಗಿವೆ.

ಆವರ್ತನ, ಹಂತದ ಶಿಫ್ಟ್ ಮತ್ತು ಕರ್ತವ್ಯ ಚಕ್ರದ ನಿಜವಾದ ಮೌಲ್ಯಗಳು PLL ಸರ್ಕ್ಯೂಟ್‌ನಲ್ಲಿ ಅಳವಡಿಸಬಹುದಾದ ಹತ್ತಿರದ ಸೆಟ್ಟಿಂಗ್‌ಗಳಾಗಿವೆ (ಅಪೇಕ್ಷಿತ ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಉತ್ತಮ ಅಂದಾಜು).

ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಸ್ವಿಚ್ಓವರ್

ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಸ್ವಿಚ್‌ಓವರ್ ವೈಶಿಷ್ಟ್ಯವು PLL ಗೆ ಎರಡು ಉಲ್ಲೇಖ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಗಳ ನಡುವೆ ಬದಲಾಯಿಸಲು ಅನುಮತಿಸುತ್ತದೆ. ಗಡಿಯಾರ ಪುನರಾವರ್ತನೆಗಾಗಿ ಅಥವಾ ಸಿಸ್ಟಮ್‌ನಲ್ಲಿರುವಂತಹ ಡ್ಯುಯಲ್ ಕ್ಲಾಕ್ ಡೊಮೇನ್ ಅಪ್ಲಿಕೇಶನ್‌ಗಾಗಿ ಈ ವೈಶಿಷ್ಟ್ಯವನ್ನು ಬಳಸಿ. ಪ್ರಾಥಮಿಕ ಗಡಿಯಾರವು ಕಾರ್ಯನಿರ್ವಹಿಸುವುದನ್ನು ನಿಲ್ಲಿಸಿದರೆ ಸಿಸ್ಟಮ್ ಅನಗತ್ಯ ಗಡಿಯಾರವನ್ನು ಆನ್ ಮಾಡಬಹುದು.
ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಸ್ವಿಚ್‌ಓವರ್ ವೈಶಿಷ್ಟ್ಯವನ್ನು ಬಳಸಿಕೊಂಡು, ನೀವು ಎರಡನೇ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರಕ್ಕೆ ಆವರ್ತನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಬಹುದು ಮತ್ತು ಸ್ವಿಚ್‌ಓವರ್‌ಗಾಗಿ ಮೋಡ್ ಮತ್ತು ವಿಳಂಬವನ್ನು ಆಯ್ಕೆ ಮಾಡಬಹುದು.

ಗಡಿಯಾರ ನಷ್ಟ ಪತ್ತೆ ಮತ್ತು ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಸ್ವಿಚ್ಓವರ್ ಬ್ಲಾಕ್ ಈ ಕೆಳಗಿನ ಕಾರ್ಯಗಳನ್ನು ಹೊಂದಿದೆ:

ಉಲ್ಲೇಖ ಗಡಿಯಾರದ ಸ್ಥಿತಿಯನ್ನು ಮೇಲ್ವಿಚಾರಣೆ ಮಾಡುತ್ತದೆ. ಉಲ್ಲೇಖ ಗಡಿಯಾರ ವಿಫಲವಾದಲ್ಲಿ, ಗಡಿಯಾರವು ಸ್ವಯಂಚಾಲಿತವಾಗಿ ಬ್ಯಾಕಪ್ ಗಡಿಯಾರ ಇನ್‌ಪುಟ್ ಮೂಲಕ್ಕೆ ಬದಲಾಗುತ್ತದೆ. ಈವೆಂಟ್ ಅನ್ನು ಎಚ್ಚರಿಸಲು ಗಡಿಯಾರವು clkbad ಮತ್ತು activeclk ಸಂಕೇತಗಳ ಸ್ಥಿತಿಯನ್ನು ನವೀಕರಿಸುತ್ತದೆ.
ಎರಡು ವಿಭಿನ್ನ ಆವರ್ತನಗಳ ನಡುವೆ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಹಿಂದಕ್ಕೆ ಮತ್ತು ಮುಂದಕ್ಕೆ ಬದಲಾಯಿಸುತ್ತದೆ. ಸ್ವಿಚ್ ಕ್ರಿಯೆಯನ್ನು ಹಸ್ತಚಾಲಿತವಾಗಿ ನಿಯಂತ್ರಿಸಲು extswitch ಸಂಕೇತವನ್ನು ಬಳಸಿ. ಸ್ವಿಚ್‌ಓವರ್ ಸಂಭವಿಸಿದ ನಂತರ, PLL ತಾತ್ಕಾಲಿಕವಾಗಿ ಲಾಕ್ ಅನ್ನು ಕಳೆದುಕೊಳ್ಳಬಹುದು ಮತ್ತು ಲೆಕ್ಕಾಚಾರ ಪ್ರಕ್ರಿಯೆಯ ಮೂಲಕ ಹೋಗಬಹುದು.

PLL-ಟು-PLL ಕ್ಯಾಸ್ಕೇಡಿಂಗ್

ನಿಮ್ಮ ವಿನ್ಯಾಸದಲ್ಲಿ ನೀವು PLL ಗಳನ್ನು ಕ್ಯಾಸ್ಕೇಡ್ ಮಾಡಿದರೆ, ಮೂಲ (ಅಪ್‌ಸ್ಟ್ರೀಮ್) PLL ಕಡಿಮೆ ಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ಹೊಂದಿರಬೇಕು, ಆದರೆ ಗಮ್ಯಸ್ಥಾನ (ಡೌನ್‌ಸ್ಟ್ರೀಮ್) PLL ಹೈಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ಹೊಂದಿರಬೇಕು. ಕ್ಯಾಸ್ಕೇಡಿಂಗ್ ಸಮಯದಲ್ಲಿ, ಮೂಲ PLL ನ ಔಟ್‌ಪುಟ್ ಗಮ್ಯಸ್ಥಾನ PLL ನ ಉಲ್ಲೇಖ ಗಡಿಯಾರ (ಇನ್‌ಪುಟ್) ಆಗಿ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತದೆ. ಕ್ಯಾಸ್ಕೇಡ್ ಮಾಡಿದ PLL ಗಳ ಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳು ವಿಭಿನ್ನವಾಗಿರಬೇಕು. ಕ್ಯಾಸ್ಕೇಡೆಡ್ ಪಿಎಲ್‌ಎಲ್‌ಗಳ ಬ್ಯಾಂಡ್‌ವಿಡ್ತ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳು ಒಂದೇ ಆಗಿದ್ದರೆ, ಕ್ಯಾಸ್ಕೇಡೆಡ್ ಪಿಎಲ್‌ಎಲ್‌ಗಳು ampಕೆಲವು ಆವರ್ತನಗಳಲ್ಲಿ ಹಂತದ ಶಬ್ದವನ್ನು ಹೆಚ್ಚಿಸಿ. ಅಡ್ಜೆಪ್ಲಿನ್ ಇನ್‌ಪುಟ್ ಗಡಿಯಾರ ಮೂಲವನ್ನು ಫ್ರ್ಯಾಕ್ಚರಬಲ್ ಫ್ರ್ಯಾಕ್ಷನಲ್ ಪಿಎಲ್‌ಎಲ್‌ಗಳ ನಡುವಿನ ಅಂತರ-ಕ್ಯಾಸ್ಕೇಡಿಂಗ್‌ಗಾಗಿ ಬಳಸಲಾಗುತ್ತದೆ.

ಬಂದರುಗಳು

ಕೋಷ್ಟಕ 6. IOPLL IP ಕೋರ್ ಪೋರ್ಟ್‌ಗಳು

ಪ್ಯಾರಾಮೀಟರ್	ಟೈಪ್ ಮಾಡಿ	ಸ್ಥಿತಿ	ವಿವರಣೆ
refclk	ಇನ್ಪುಟ್	ಅಗತ್ಯವಿದೆ	I/O PLL ಅನ್ನು ಚಾಲನೆ ಮಾಡುವ ಉಲ್ಲೇಖ ಗಡಿಯಾರದ ಮೂಲ.
ಮೊದಲನೆಯದು	ಇನ್ಪುಟ್	ಅಗತ್ಯವಿದೆ	ಔಟ್ಪುಟ್ ಗಡಿಯಾರಗಳಿಗಾಗಿ ಅಸಮಕಾಲಿಕ ಮರುಹೊಂದಿಸುವ ಪೋರ್ಟ್. ಎಲ್ಲಾ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರಗಳನ್ನು 0 ಮೌಲ್ಯಕ್ಕೆ ಮರುಹೊಂದಿಸಲು ಈ ಪೋರ್ಟ್ ಅನ್ನು ಹೆಚ್ಚು ಚಾಲನೆ ಮಾಡಿ. ನೀವು ಈ ಪೋರ್ಟ್ ಅನ್ನು ಬಳಕೆದಾರ ನಿಯಂತ್ರಣ ಸಂಕೇತಕ್ಕೆ ಸಂಪರ್ಕಿಸಬೇಕು.
fbclk	ಇನ್ಪುಟ್	ಐಚ್ಛಿಕ	I/O PLL ಗಾಗಿ ಬಾಹ್ಯ ಪ್ರತಿಕ್ರಿಯೆ ಇನ್‌ಪುಟ್ ಪೋರ್ಟ್. IOPLL IP ಕೋರ್ I/O PLL ಬಾಹ್ಯ ಪ್ರತಿಕ್ರಿಯೆ ಮೋಡ್ ಅಥವಾ ಶೂನ್ಯ-ವಿಳಂಬ ಬಫರ್ ಮೋಡ್‌ನಲ್ಲಿ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತಿರುವಾಗ ಈ ಪೋರ್ಟ್ ಅನ್ನು ರಚಿಸುತ್ತದೆ. ಪ್ರತಿಕ್ರಿಯೆ ಲೂಪ್ ಅನ್ನು ಪೂರ್ಣಗೊಳಿಸಲು, ಬೋರ್ಡ್-ಮಟ್ಟದ ಸಂಪರ್ಕವು fbclk ಪೋರ್ಟ್ ಮತ್ತು I/O PLL ನ ಬಾಹ್ಯ ಗಡಿಯಾರ ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಅನ್ನು ಸಂಪರ್ಕಿಸಬೇಕು.
fboutclk	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	ಮಿಮಿಕ್ ಸರ್ಕ್ಯೂಟ್ರಿ ಮೂಲಕ fbclk ಪೋರ್ಟ್ ಅನ್ನು ಫೀಡ್ ಮಾಡುವ ಪೋರ್ಟ್. I/O PLL ಬಾಹ್ಯ ಪ್ರತಿಕ್ರಿಯೆ ಮೋಡ್‌ನಲ್ಲಿದ್ದರೆ ಮಾತ್ರ fboutclk ಪೋರ್ಟ್ ಲಭ್ಯವಿರುತ್ತದೆ.
zdbfbclk	ದ್ವಿಮುಖ	ಐಚ್ಛಿಕ	ಮಿಮಿಕ್ ಸರ್ಕ್ಯೂಟ್ರಿಗೆ ಸಂಪರ್ಕಿಸುವ ಬೈಡೈರೆಕ್ಷನಲ್ ಪೋರ್ಟ್. ಈ ಪೋರ್ಟ್ I/O PLL ನ ಧನಾತ್ಮಕ ಪ್ರತಿಕ್ರಿಯೆಯ ಡೆಡಿಕೇಟೆಡ್ ಔಟ್‌ಪುಟ್ ಪಿನ್‌ನಲ್ಲಿ ಇರಿಸಲಾದ ದ್ವಿಮುಖ ಪಿನ್‌ಗೆ ಸಂಪರ್ಕಿಸಬೇಕು. I/O PLL ಶೂನ್ಯ-ವಿಳಂಬ ಬಫರ್ ಮೋಡ್‌ನಲ್ಲಿದ್ದರೆ ಮಾತ್ರ zdbfbclk ಪೋರ್ಟ್ ಲಭ್ಯವಿರುತ್ತದೆ. ಶೂನ್ಯ-ವಿಳಂಬ ಬಫರ್ ಮೋಡ್ ಅನ್ನು ಬಳಸುವಾಗ ಸಿಗ್ನಲ್ ಪ್ರತಿಫಲನವನ್ನು ತಪ್ಪಿಸಲು, ದ್ವಿಮುಖ I/O ಪಿನ್‌ನಲ್ಲಿ ಬೋರ್ಡ್ ಟ್ರೇಸ್‌ಗಳನ್ನು ಇರಿಸಬೇಡಿ.
ಬೀಗ ಹಾಕಲಾಗಿದೆ	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	PLL ಲಾಕ್ ಅನ್ನು ಪಡೆದುಕೊಂಡಾಗ IOPLL IP ಕೋರ್ ಈ ಪೋರ್ಟ್ ಅನ್ನು ಹೆಚ್ಚು ಚಾಲನೆ ಮಾಡುತ್ತದೆ. IOPLL ಲಾಕ್ ಆಗಿರುವವರೆಗೆ ಪೋರ್ಟ್ ಹೆಚ್ಚು ಇರುತ್ತದೆ. ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಮತ್ತು ಪ್ರತಿಕ್ರಿಯೆ ಗಡಿಯಾರದ ಹಂತಗಳು ಮತ್ತು ಆವರ್ತನಗಳು ಇದ್ದಾಗ I/O PLL ಲಾಕ್ ಮಾಡಿದ ಪೋರ್ಟ್ ಅನ್ನು ಪ್ರತಿಪಾದಿಸುತ್ತದೆ
*ಮುಂದುವರೆಯಿತು…*

ಪ್ಯಾರಾಮೀಟರ್	ಟೈಪ್ ಮಾಡಿ	ಸ್ಥಿತಿ	ವಿವರಣೆ
			ಅದೇ ಅಥವಾ ಲಾಕ್ ಸರ್ಕ್ಯೂಟ್ ಸಹಿಷ್ಣುತೆಯೊಳಗೆ. ಎರಡು ಗಡಿಯಾರ ಸಂಕೇತಗಳ ನಡುವಿನ ವ್ಯತ್ಯಾಸವು ಲಾಕ್ ಸರ್ಕ್ಯೂಟ್ ಸಹಿಷ್ಣುತೆಯನ್ನು ಮೀರಿದಾಗ, I/O PLL ಲಾಕ್ ಅನ್ನು ಕಳೆದುಕೊಳ್ಳುತ್ತದೆ.
refclk1	ಇನ್ಪುಟ್	ಐಚ್ಛಿಕ	ಗಡಿಯಾರ ಸ್ವಿಚ್‌ಓವರ್ ವೈಶಿಷ್ಟ್ಯಕ್ಕಾಗಿ I/O PLL ಅನ್ನು ಚಾಲನೆ ಮಾಡುವ ಎರಡನೇ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಮೂಲ.
ಎಕ್ಸ್ಟ್ಸ್ವಿಚ್	ಇನ್ಪುಟ್	ಐಚ್ಛಿಕ	ಗಡಿಯಾರವನ್ನು ಹಸ್ತಚಾಲಿತವಾಗಿ ಬದಲಾಯಿಸಲು ಕನಿಷ್ಠ 1 ಗಡಿಯಾರದ ಚಕ್ರಗಳಿಗೆ ಕಡಿಮೆ (0'b3) ಎಕ್ಸ್‌ಟ್ಸ್‌ವಿಚ್ ಸಿಗ್ನಲ್ ಅನ್ನು ಪ್ರತಿಪಾದಿಸಿ.
ಸಕ್ರಿಯ ಕ್ಲಿಕ್	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	I/O PLL ನಿಂದ ಯಾವ ಉಲ್ಲೇಖ ಗಡಿಯಾರದ ಮೂಲವನ್ನು ಬಳಸಲಾಗಿದೆ ಎಂಬುದನ್ನು ಸೂಚಿಸಲು ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್.
clkbad	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	ಉಲ್ಲೇಖ ಗಡಿಯಾರದ ಮೂಲದ ಸ್ಥಿತಿಯನ್ನು ಸೂಚಿಸುವ ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್ ಒಳ್ಳೆಯದು ಅಥವಾ ಕೆಟ್ಟದು.
ಕ್ಯಾಸ್ಕೇಡ್_ಔಟ್	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	ಡೌನ್‌ಸ್ಟ್ರೀಮ್ I/O PLL ಗೆ ಫೀಡ್ ಮಾಡುವ ಔಟ್‌ಪುಟ್ ಸಿಗ್ನಲ್.
adjpllin	ಇನ್ಪುಟ್	ಐಚ್ಛಿಕ	ಅಪ್‌ಸ್ಟ್ರೀಮ್ I/O PLL ನಿಂದ ಫೀಡ್ ಮಾಡುವ ಇನ್‌ಪುಟ್ ಸಿಗ್ನಲ್.
outclk_[]	ಔಟ್ಪುಟ್	ಐಚ್ಛಿಕ	I/O PLL ನಿಂದ ಔಟ್‌ಪುಟ್ ಗಡಿಯಾರ.

IOPLL ಇಂಟೆಲ್ FPGA IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ಆರ್ಕೈವ್ಸ್

IP ಕೋರ್ ಆವೃತ್ತಿಯನ್ನು ಪಟ್ಟಿ ಮಾಡದಿದ್ದರೆ, ಹಿಂದಿನ IP ಕೋರ್ ಆವೃತ್ತಿಗೆ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ಅನ್ವಯಿಸುತ್ತದೆ

IP ಕೋರ್ ಆವೃತ್ತಿ	ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
17.0	ಆಲ್ಟೆರಾ I/O ಹಂತ-ಲಾಕ್ಡ್ ಲೂಪ್ (ಆಲ್ಟೆರಾ IOPLL) IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
16.1	ಆಲ್ಟೆರಾ I/O ಹಂತ-ಲಾಕ್ಡ್ ಲೂಪ್ (ಆಲ್ಟೆರಾ IOPLL) IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
16.0	ಆಲ್ಟೆರಾ I/O ಹಂತ-ಲಾಕ್ಡ್ ಲೂಪ್ (ಆಲ್ಟೆರಾ IOPLL) IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
15.0	ಆಲ್ಟೆರಾ I/O ಹಂತ-ಲಾಕ್ಡ್ ಲೂಪ್ (ಆಲ್ಟೆರಾ IOPLL) IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

IOPLL Intel FPGA IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿಗಾಗಿ ದಾಖಲೆ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸ

ಡಾಕ್ಯುಮೆಂಟ್ ಆವೃತ್ತಿ	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್® ಪ್ರಧಾನ ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
2019.06.24	18.1	ನಲ್ಲಿ ಮೀಸಲಾದ ಗಡಿಯಾರ ಇನ್‌ಪುಟ್‌ಗಳಿಗಾಗಿ ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ ವಿಶಿಷ್ಟ I/O PLL ಆರ್ಕಿಟೆಕ್ಚರ್ ರೇಖಾಚಿತ್ರ.
2019.01.03	18.1	• ನವೀಕರಿಸಲಾಗಿದೆ PLL LVDS_CLK/LOADEN ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್‌ಗೆ ಪ್ರವೇಶ ನಲ್ಲಿ ನಿಯತಾಂಕ IOPLL IP ಕೋರ್ ನಿಯತಾಂಕಗಳು - ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟ್ಯಾಬ್ ಟೇಬಲ್. • ನಲ್ಲಿ zdbfbclk ಪೋರ್ಟ್‌ಗಾಗಿ ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ IOPLL IP ಕೋರ್ ಬಂದರುಗಳು ಟೇಬಲ್.
2018.09.28	18.1	• ನಲ್ಲಿ ಎಕ್ಸ್ಟ್ಸ್ವಿಚ್ಗಾಗಿ ವಿವರಣೆಯನ್ನು ಸರಿಪಡಿಸಲಾಗಿದೆ IOPLL IP ಕೋರ್ ಬಂದರುಗಳು ಟೇಬಲ್. • ಇಂಟೆಲ್ ರೀಬ್ರಾಂಡಿಂಗ್ ಪ್ರಕಾರ ಕೆಳಗಿನ IP ಕೋರ್‌ಗಳನ್ನು ಮರುಹೆಸರಿಸಲಾಗಿದೆ: — Altera IOPLL IP ಕೋರ್ ಅನ್ನು IOPLL Intel FPGA IP ಕೋರ್‌ಗೆ ಬದಲಾಯಿಸಲಾಗಿದೆ. — Altera PLL Reconfig IP ಕೋರ್ ಅನ್ನು PLL Reconfig Intel FPGA IP ಕೋರ್‌ಗೆ ಬದಲಾಯಿಸಲಾಗಿದೆ. — Arria 10 FPLL IP ಕೋರ್ ಅನ್ನು fPLL ಇಂಟೆಲ್ Arria 10/Cyclone 10 FPGA IP ಕೋರ್‌ಗೆ ಬದಲಾಯಿಸಲಾಗಿದೆ.

ದಿನಾಂಕ	ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
ಜೂನ್ 2017	2017.06.16	• Intel Cyclone 10 GX ಸಾಧನಗಳಿಗೆ ಬೆಂಬಲವನ್ನು ಸೇರಿಸಲಾಗಿದೆ. • ಇಂಟೆಲ್ ಎಂದು ಮರುಬ್ರಾಂಡ್ ಮಾಡಲಾಗಿದೆ.
ಡಿಸೆಂಬರ್ 2016	2016.12.05	IP ಕೋರ್‌ನ ಮೊದಲ ಪೋರ್ಟ್‌ನ ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ.
ಜೂನ್ 2016	2016.06.23	• ಐಪಿ ಕೋರ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ - ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟ್ಯಾಬ್ ಟೇಬಲ್. - ಹಸ್ತಚಾಲಿತ ಓವರ್‌ರೈಡ್ ನಿಯತಾಂಕಗಳೊಂದಿಗೆ ಹಸ್ತಚಾಲಿತ ಸ್ವಿಚ್‌ಓವರ್ ಮತ್ತು ಸ್ವಯಂಚಾಲಿತ ಸ್ವಿಚ್‌ಓವರ್‌ಗಾಗಿ ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ. ಗಡಿಯಾರ ಸ್ವಿಚ್ಓವರ್ ನಿಯಂತ್ರಣ ಸಂಕೇತವು ಕಡಿಮೆ ಸಕ್ರಿಯವಾಗಿದೆ. - ಸ್ವಿಚ್ಓವರ್ ವಿಳಂಬ ಪ್ಯಾರಾಮೀಟರ್ಗಾಗಿ ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ. • IP ಕೋರ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳಲ್ಲಿ DPS ಕೌಂಟರ್ ಆಯ್ಕೆ ಪ್ಯಾರಾಮೀಟರ್‌ಗಾಗಿ M ಮತ್ತು C ಕೌಂಟರ್‌ಗಳನ್ನು ವಿವರಿಸಲಾಗಿದೆ - ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನಾ ಟ್ಯಾಬ್ ಟೇಬಲ್. • ಕ್ಲಾಕ್ ಸ್ವಿಚ್‌ಓವರ್ ಪೋರ್ಟ್ ಹೆಸರನ್ನು ವಿಶಿಷ್ಟ I/O PLL ಆರ್ಕಿಟೆಕ್ಚರ್ ರೇಖಾಚಿತ್ರದಲ್ಲಿ clkswitch ನಿಂದ extswitch ಗೆ ಬದಲಾಯಿಸಲಾಗಿದೆ.
ಮೇ 2016	2016.05.02	IP ಕೋರ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ - ಡೈನಾಮಿಕ್ ಮರುಸಂರಚನಾ ಟ್ಯಾಬ್ ಟೇಬಲ್.
ಮೇ 2015	2015.05.04	IP ಕೋರ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳಲ್ಲಿ PLL LVDS_CLK/LOADEN ಔಟ್‌ಪುಟ್ ಪೋರ್ಟ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗೆ ಪ್ರವೇಶವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು ವಿವರಣೆಯನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ - ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಟ್ಯಾಬ್ ಟೇಬಲ್. Arria 10 ಸಾಧನಗಳ ಅಧ್ಯಾಯದಲ್ಲಿ I/O ಮತ್ತು ಹೈ ಸ್ಪೀಡ್ I/O ನಲ್ಲಿ Altera IOPLL ಮತ್ತು Altera LVDS SERDES IP ಕೋರ್‌ಗಳ ನಡುವಿನ ಸಿಗ್ನಲ್ ಇಂಟರ್‌ಫೇಸ್‌ಗೆ ಲಿಂಕ್ ಅನ್ನು ಸೇರಿಸಲಾಗಿದೆ.
ಆಗಸ್ಟ್ 2014	2014.08.18	ಆರಂಭಿಕ ಬಿಡುಗಡೆ.

ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

intel UG-01155 IOPLL FPGA IP ಕೋರ್ [ಪಿಡಿಎಫ್] ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
UG-01155 IOPLL FPGA IP ಕೋರ್, UG-01155, IOPLL FPGA IP ಕೋರ್, FPGA IP ಕೋರ್

ಉಲ್ಲೇಖಗಳು

ಬಳಕೆದಾರ ಕೈಪಿಡಿ

intel UG-01155 IOPLL FPGA IP ಕೋರ್

IOPLL Intel® FPGA IP ಕೋರ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ