intel UG-01155 IOPLL FPGA IP Core Erabiltzailearen Gida

Gehienez bederatzi erloju-irteera seinale sortzen ditu Intel Arria 10 eta Intel CycloneM 10 GX gailuetarako.
Erreferentziazko sarrerako bi erloju artean aldatzen du.

Aldameneko PLL (adjpllin) sarrera onartzen du gorako PLL batekin konektatzeko PLL kaskada moduan.
Memoriaren hastapena sortzen du File (.mif) eta PLL dynamicVreconfiguration aukera ematen du.

PLL desfase dinamikoa onartzen du.

Lotutako informazioa

Intel FPGA IP nukleoen hastapena
Intel FPGA IP nukleoei eta parametro editoreari buruzko informazio gehiago eskaintzen du.
Funtzionamendu moduak 9. orrialdean

Irteera erlojuak 10. orrialdean
Erreferentzia Erlojuaren aldaketa 10. orrialdean

PLL-to-PLL kaskada 11. orrialdean
IOPLL Intel FPGA IP Core Erabiltzailearen Gidaren Artxiboak 12. orrialdean

IOPLL Intel FPGA IP nukleoaren aurreko bertsioetarako erabiltzailearen giden zerrenda eskaintzen du.

Gailu Familien laguntza

IOPLL IP nukleoak Intel Arria 10 eta Intel Cyclone 10 GX gailu familiak soilik onartzen ditu.

IOPLL IP oinarrizko parametroak

IOPLL IP core parametro editorea IP Katalogoko PLL kategorian agertzen da.

Parametroa	Balio juridikoa	Deskribapena
Gailu Familia	Intel Arria 10, Intel 10 GX zikloia	Gailu-familia zehazten du.
Osagaia	—	Helburuko gailua zehazten du.
Abiadura Kalifikazioa	—	Helburuko gailuaren abiadura-maila zehazten du.
PLL modua	N osokoa PLL	IOPLL IP nukleorako erabilitako modua zehazten du. Legezko hautaketa bakarra da N osokoa PLL. PLL zatikatua behar baduzu, fPLL Intel Arria 10/Cyclone 10 FPGA IP nukleoa erabili behar duzu.
Erreferentziako Erlojuaren Maiztasuna	—	Sarrerako erlojuaren sarrerako maiztasuna zehazten du, refclk, MHz-tan. Balio lehenetsia da 100.0 MHz. Balio minimoa eta maximoa hautatutako gailuaren araberakoa da.
Gaitu blokeatutako irteerako ataka	Aktibatu edo Itzali	Aktibatu blokeatutako ataka gaitzeko.
Gaitu irteera fisikoko erlojuaren parametroak	Aktibatu edo Itzali	Aktibatu PLL kontagailu fisikoaren parametroak sartzeko, nahi duzun irteerako erloju-maiztasuna zehaztu beharrean.
Eragiketa modua	zuzena, kanpoko iritzia, normala, iturri sinkronikoa, zero atzerapen buffer, edo lvds	PLLaren funtzionamendua zehazten du. Eragiketa lehenetsia da zuzena modua. • Hautatzen baduzu zuzena moduan, PLL-ak feedback-bidearen luzera murrizten du PLL irteeran ahalik eta jitter txikiena sortzeko. PLLaren barne-erlojuaren eta kanpoko erlojuaren irteerak PLL erlojuaren sarrerarekin alderatuta desplazatzen dira. Modu honetan, PLLak ez du inolako erloju-sarerik konpentsatzen. • Hautatzen baduzu normala moduan, PLLak erlojuaren irteerak erabiltzen duen barneko erloju-sarearen atzerapena konpentsatzen du. PLL kanpoko erlojuaren irteerako pin bat gidatzeko ere erabiltzen bada, irteerako pinaren seinalearen fase-aldaketa gertatzen da. • Hautatzen baduzu iturri sinkronikoa moduan, pinetik I/O sarrerako erregistrorako erlojuaren atzerapena bat dator pinetik I/O sarrerako erregistrorako datuen atzerapena. • Hautatzen baduzu kanpoko iritzia moduan, fbclk sarrerako ataka sarrerako pin batera konektatu behar duzu. Plaka-mailako konexio batek sarrerako pina eta kanpoko erlojuaren irteerako ataka konektatu behar ditu, fboutclk. fbclk ataka sarrerako erlojuarekin lerrokatuta dago. • Hautatzen baduzu zero atzerapen buffer moduan, PLLak kanpoko erlojuaren irteerako pin bat elikatu behar du eta pin horrek sartutako atzerapena konpentsatu behar du. Pinean ikusten den seinalea sarrerako erlojuarekin sinkronizatuta dago. PLL erlojuaren irteera altbidir atakara konektatzen da eta zdbfbclk gidatzen du irteerako ataka gisa. PLLk barneko erloju-sarea ere gidatzen badu, sare horri dagokion fase-aldaketa gertatzen da. • Hautatzen baduzu lvds moduan, SERDES barneko harrapaketa erregistroko pinen datu eta erloju-denbora-erlazio bera mantentzen da. Modu horrek LVDS erloju-sareko atzerapenak konpentsatzen ditu, eta datu-pinaren eta erloju-sarrerako pinaren artean SERDES-eko harrapaketa-erregistro bideen artean.
Erloju kopurua	1–9	PLL diseinuko gailu bakoitzeko behar den irteerako erloju kopurua zehazten du. Irteerako maiztasunaren, fase-aldaketaren eta lan-zikloaren ezarpenak hautatutako erloju kopuruaren arabera erakusten dira.
Zehaztu VCO maiztasuna	Aktibatu edo Itzali	VCO maiztasuna zehaztutako baliora mugatzeko aukera ematen du. Hau erabilgarria da LVDS kanpoko modurako PLL bat sortzeko, edo fase-aldaketa dinamikoaren urrats-tamaina zehatz bat nahi bada.
*jarraitu…*

Parametroa	Balio juridikoa	Deskribapena
VCO maiztasuna (1)	—	• Noiz Gaitu irteera fisikoko erlojuaren parametroak aktibatuta dago: VCO maiztasuna bistaratzen du balioetan oinarrituta Erreferentziako Erlojuaren Maiztasuna, Faktore biderkatu (M-kontagailua), eta Zatiketa faktorea (N-kontagailua). • Noiz Gaitu irteera fisikoko erlojuaren parametroak desaktibatuta dago— VCO maiztasunerako eskatutako balioa zehazteko aukera ematen du. Balio lehenetsia da 600.0 MHz.
Eman erlojuaren izen globala	Aktibatu edo Itzali	Irteerako erlojuaren izena aldatzeko aukera ematen du.
Erlojuaren izena	—	Synopsis Design Constraints (SDC) erabiltzailearen erlojuaren izena.
Nahi den maiztasuna	—	Dagokion irteerako erloju atakaren irteerako erlojuaren maiztasuna zehazten du, outclk[], MHz-tan. Balio lehenetsia da 100.0 MHz. Balio minimoak eta maximoak erabilitako gailuaren araberakoak dira. PLLak lehenengo sei hamartarren zenbakiak soilik irakurtzen ditu.
Benetako Maiztasuna	—	Irteerako erlojuaren maiztasun erreala hautatzeko aukera ematen du lor daitezkeen maiztasunen zerrenda batetik. Balio lehenetsia nahi den maiztasunetik hurbilen dagoen maiztasuna da.
Fase Desplazamenduko unitateak	ps or graduak	Dagokion irteerako erloju atakarako fase-aldaketa unitatea zehazten du, outclk[], pikosegundotan (ps) edo gradutan.
Nahi den fase-aldaketa	—	Fase-aldaketarako eskatutako balioa zehazten du. Balio lehenetsia da 0ps.
Benetako fase-aldaketa	—	Desfasearen benetako fase-aldaketa lor daitezkeen balioen zerrenda batetik aukeratzen du. Balio lehenetsia nahi den fase-aldaketatik lor daitekeen desfasea da.
Nahi den betebehar-zikloa	0.0–100.0	Lan-ziklorako eskatutako balioa zehazten du. Balio lehenetsia da %50.0.
Benetako betebehar-zikloa	—	Lanbide-zikloa lor daitezkeen balioen zerrenda batetik benetako lan-zikloa hautatzeko aukera ematen du. Balio lehenetsia nahi den lan-ziklotik lor daitekeen lan-zikloa da.
Faktore biderkatu (M-kontagailua) (2)	4–511	M-kontagailuaren biderkadura-faktorea zehazten du. M kontagailuaren legezko tartea 4-511 da. Hala ere, legezko gutxieneko PFD maiztasunaren eta legezko gehieneko VCO maiztasunaren murrizketek M kontagailuaren barruti eraginkorra 4-160ra mugatzen dute.
Zatiketa faktorea (N-kontagailua) (2)	1–511	N-kontagailuaren zatiketa faktorea zehazten du. N kontagailuaren legezko tartea 1-511 da. Hala ere, legezko gutxieneko PFD maiztasunaren murrizketek N kontagailuaren barruti eraginkorra 1-80ra mugatzen dute.
Zatiketa faktorea (C-kontagailua) (2)	1–511	Irteerako erlojuaren zatiketa faktorea zehazten du (C-kontagailua).

Parametro hau Gaitu irteera fisikoaren erlojuaren parametroak desaktibatuta dagoenean bakarrik dago erabilgarri.

Parametro hau Gaitu irteera fisikoaren erlojuaren parametroak aktibatuta dagoenean bakarrik dago erabilgarri.

IOPLL IP oinarrizko parametroak - Ezarpenak fitxa

2. taula. IOPLL IP oinarrizko parametroak – Ezarpenak fitxa

Parametroa	Balio juridikoa	Deskribapena
PLL Banda-zabalera aurrez ezarritakoa	Baxua, Ertaina, edo Alta	PLL banda-zabalera aurrez ezarritako ezarpena zehazten du. Aukera lehenetsia da Baxua.
PLL berrezartze automatikoa	Aktibatu edo Itzali	PLL automatikoki berrezartzen da blokeoa galtzean.
Sortu bigarren sarrera clk 'refclk1'	Aktibatu edo Itzali	Aktibatu zure PLLari atxikitako babeskopiko erloju bat eskaintzeko, zure jatorrizko erreferentziako erlojuarekin alda daitekeena.
Bigarren Erreferentzia Erlojuaren Maiztasuna	—	Bigarren sarrerako erloju-seinalearen maiztasuna hautatzen du. Balio lehenetsia da 100.0 MHz. Balio minimoa eta maximoa erabilitako gailuaren araberakoa da.
Sortu 'active_clk' seinalea erabiltzen ari den sarrerako erlojua adierazteko	Aktibatu edo Itzali	Aktibatu activeclk irteera sortzeko. Activeclk irteerak PLLk erabiltzen duen sarrerako erlojua adierazten du. Irteerako seinale baxuak refclk adierazten du eta irteerako seinaleak altuek refclk1 adierazten du.
Sortu 'clkbad' seinale bat sarrerako erloju bakoitzeko	Aktibatu edo Itzali	Aktibatu bi clkbad irteera sortzeko, bat sarrerako erloju bakoitzeko. Irteerako seinale baxuak erlojua funtzionatzen duela adierazten du eta irteerako seinaleak altuek erlojua ez dabilela adierazten du.
Aldaketa modua	Aldaketa automatikoa, Eskuz aldatzea, edo Aldaketa automatikoa eskuz gainditzearekin	Diseinu aplikaziorako aldatzeko modua zehazten du. IPak hiru aldaketa modu onartzen ditu: • Hautatzen baduzu Aldaketa automatikoa moduan, PLL zirkuituak aukeratutako erreferentzia-erlojua kontrolatzen du. Erloju bat gelditzen bada, zirkuitua automatikoki ordezko erlojura aldatzen da erloju-ziklo batzuetan eta egoera-seinaleak, clkbad eta activeclk eguneratzen ditu. • Hautatzen baduzu Eskuz aldatzea moduan, kontrol-seinalea, extswitch-a, logika altutik baxu logikora aldatzen denean, eta gutxienez hiru erloju-ziklotan baxu geratzen denean, sarrerako erlojua beste erloju batera aldatzen da. Extswitch-a FPGA core logikatik edo sarrerako pinetik sor daiteke. • Hautatzen baduzu Aldaketa automatikoa eskuz gainditzearekin moduan, extswitch seinalea baxua denean, etengailu automatikoaren funtzioa gainditzen du. Extswitch baxua izaten jarraitzen duen bitartean, aldatzeko ekintza gehiago blokeatzen dira. Modu hau hautatzeko, zure bi erloju iturriek martxan egon behar dute eta bi erlojuen maiztasuna ezin da % 20 baino gehiago izan. Bi erlojuak maiztasun berean ez badaude, baina haien periodo-aldea % 20aren barruan badago, erloju-galerak hautemateko blokeak galdutako erlojua hauteman dezake. Litekeena da PLL-a blokeatuta gelditzea PLL erlojuaren sarrera aldatu ondoren eta berriro blokeatzeko denbora behar du.
Aldaketa Atzerapena	0–7	Ziklo-atzerapen kopuru zehatz bat gehitzen dio aldaketa-prozesuari. Balio lehenetsia 0 da.
PLL LVDS_CLK/ LOADEN irteerako atakarako sarbidea	Ezindua, Gaitu LVDS_CLK/ KARGA 0, edo Gaitu LVDS_CLK/ LOADEN 0 & 1	Hautatu Gaitu LVDS_CLK/LOADEN 0 or Gaitu LVDS_CLK/ LOADEN 0 & 1 PLL lvds_clk edo loaden irteerako ataka gaitzeko. Parametro hau gaitzen du PLLak kanpoko PLL duen LVDS SERDES bloke bat elikatzen badu. I/O PLL outclk atakak LVDS atakekin erabiltzen direnean, outclk[0..3] lvds_clk[0,1] eta loaden[0,1] portuetarako erabiltzen dira, outclk4 coreclk portuetarako erabil daiteke.
Gaitu PLL DPA irteerako atakarako sarbidea	Aktibatu edo Itzali	Aktibatu PLL DPA irteerako ataka gaitzeko.
*jarraitu…*

Parametroa	Balio juridikoa	Deskribapena
Gaitu PLL kanpoko erlojuaren irteerako atakarako sarbidea	Aktibatu edo Itzali	Aktibatu PLL kanpoko erlojuaren irteerako ataka gaitzeko.
Extclk_out[0] iturburu gisa zein outclk erabili behar den zehazten du	C0 – C8	extclk_out[0] iturburu gisa erabiliko den outclk ataka zehazten du.
Extclk_out[1] iturburu gisa zein outclk erabili behar den zehazten du	C0 – C8	extclk_out[1] iturburu gisa erabiliko den outclk ataka zehazten du.

Kaskadako fitxa

3. Taula. IOPLL IP Core Parametroak - Cascading Tab3

Parametroa	Balio juridikoa	Deskribapena
Sortu 'kaskadako irteera' seinalea beherako PLL batekin konektatzeko	Aktibatu edo Itzali	Aktibatu cascade_out ataka sortzeko, PLL hau iturri bat dela eta helmuga (behean) PLL batekin konektatzen dela adierazten duena.
Iturburu kaskada gisa erabiliko den zein irteera zehazten du	0–8	Kaskadako iturria zehazten du.
Sortu adjpllin edo cclk seinale bat gorako PLL batekin konektatzeko	Aktibatu edo Itzali	Aktibatu sarrerako ataka bat sortzeko, PLL hau helmuga dela eta PLL iturri batekin konektatzen dela adierazten duena.

Birkonfigurazio dinamikoa fitxa

4. Taula. IOPLL IP oinarrizko parametroak - Birkonfigurazio dinamikoa fitxa

Parametroa	Balio juridikoa	Deskribapena
Gaitu PLLren birkonfigurazio dinamikoa	Aktibatu edo Itzali	Aktibatu PLL honen birkonfigurazio dinamikoa gaitu (PLL Reconfig Intel FPGA IP nukleoarekin batera).
Gaitu fasea aldatzeko ataka dinamikoetarako sarbidea	Aktibatu edo Itzali	Aktibatu fase-aldaketa dinamikoaren interfazea PLLarekin.
MIF Sortzeko aukera (3)	Sortu MIF berria File, Gehitu konfigurazioa lehendik dagoen MIFari File, eta Sortu MIF File IP Sorkuntzan	Edo sortu .mif berri bat file I/O PLLaren uneko konfigurazioa daukana, edo gehitu konfigurazio hau lehendik dagoen .mif batera file. .mif hau erabil dezakezu file birkonfigurazio dinamikoan I/O PLL bere uneko ezarpenetara birkonfiguratzeko.
MIF Berrirako bidea file (4)	—	Sartu kokapena eta file .mif berriaren izena file sortu beharrekoa.
Lehendik dagoen MIFrako bidea file (5)	—	Sartu kokapena eta file dagoen .mif izena file gehitzeko asmoa duzu.
*jarraitu…*

Parametro hau Gaitu PLLren birkonfigurazio dinamikoa aktibatuta dagoenean bakarrik dago erabilgarri.

Parametro hau MIF berria sortzean bakarrik dago erabilgarri File MIF belaunaldi gisa hautatzen da
Aukera.

Parametroa	Balio juridikoa	Deskribapena
Gaitu Fase-aldaketa dinamikoa MIF erreprodukziorako (3)	Aktibatu edo Itzali	Aktibatu PLL birkonfiguratzeko fase-aldaketaren propietate dinamikoak gordetzeko.
DPS kontagailu hautaketa (6)	C0 – C8, Guztiak C, or M	Desfase dinamikoa jasan behar duen kontagailua hautatzen du. M feedback kontagailua da eta C eskala osteko kontagailuak.
Fase-aldaketa dinamikoen kopurua (6)	1–7	Fase-aldaketaren gehikuntza kopurua hautatzen du. Desfasearen gehikuntza bakar baten tamaina VCO aldiaren 1/8aren berdina da. Balio lehenetsia da 1.
Fase-aldaketaren norabide dinamikoa (6)	Positiboa or Negatiboa	PLL MIFan gorde beharreko fase-aldaketaren norabide dinamikoa zehazten du.

Parametro hau lehendik dagoen MIF-ra konfigurazioa gehitzean bakarrik dago erabilgarri File MIF Sorkuntza Aukera gisa hautatzen da

IOPLL IP oinarrizko parametroak - Parametro aurreratuak fitxa

5. taula. IOPLL IP oinarrizko parametroak – Parametro aurreratuak fitxa

Parametroa	Balio juridikoa	Deskribapena
Parametro aurreratuak	—	Zure sarreran oinarrituta ezarriko diren PLL ezarpen fisikoen taula bistaratzen du.

Deskribapen funtzionala

I/O PLL bat maiztasun-kontroleko sistema bat da, irteerako erloju bat sortzen duena, sarrerako erloju batekin sinkronizatuz. PLLak bolumen baten sarrerako seinalearen eta irteerako seinalearen arteko fase-diferentzia konparatzen dutage-kontrolatutako osziladorea (VCO) eta, ondoren, fase-sinkronizazioa egiten du sarrera- edo erreferentzia-seinalearen maiztasunean fase-angelu (blokeoa) konstantea mantentzeko. Sistemaren sinkronizazioa edo feedback negatiboaren begiztak PLL fase-blokeatzera behartzen du.
PLLak maiztasun biderkatzaile, zatitzaile, demodulatzaile, jarraipen-sorgailu edo erlojua berreskuratzeko zirkuitu gisa konfigura ditzakezu. PLLak maiztasun egonkorrak sortzeko, komunikazio kanal zaratatsu batetik seinaleak berreskuratzeko edo erloju-seinaleak zure diseinuan zehar banatzeko erabil ditzakezu.

PLL baten eraikuntza-blokeak

I/O PLLaren bloke nagusiak fase-maiztasun-detektagailua (PFD), karga-ponpa, begizta-iragazkia, VCO eta kontagailuak dira, hala nola feedback-kontagailua (M), eskala aurreko kontadorea (N) eta post- eskala-kontagailuak (C). PLL arkitektura zure diseinuan erabiltzen duzun gailuaren araberakoa da.

Parametro hau Gaitu Fase Desplazamendu Dinamikoa MIF igorpenerako aktibatuta dagoenean bakarrik dago erabilgarri.

I/O PLL arkitektura tipikoa

Termino hauek normalean PLL baten portaera deskribatzeko erabiltzen dira:
PLL blokeo-denbora - PLL eskuratze-denbora bezala ere ezaguna. PLL blokeo-denbora PLLak helburuko maiztasuna eta fase-erlazioa lortzeko denbora da piztearen ondoren, programatutako irteerako maiztasunaren aldaketaren ondoren edo PLL berrezarri ondoren. Oharra: Simulazio-softwareak ez du PLL blokeo-denbora errealistarik modelatzen. Simulazioak blokeo-denbora ez-errealista erakusten du. Benetako blokeo-denboraren zehaztapena lortzeko, ikusi gailuaren fitxa teknikoa.
PLL ebazpena: PLL VCO baten maiztasun gutxieneko gehikuntza-balioa. M eta N kontagailuetako bit kopuruak PLL bereizmenaren balioa zehazten du.
PLL sample rate—the FREF sampPLLan fase eta maiztasun zuzenketa egiteko beharrezkoa den ling maiztasuna. PLLakamptasa fREF /N da.

PLL blokeoa

PLL blokeoa fase-maiztasunaren detektagailuko bi sarrera-seinaleen menpe dago. Blokeo seinalea PLLen irteera asinkronoa da. Blokeo-seinalea ateratzeko behar diren ziklo kopurua PLL sarrerako erlojuaren araberakoa da, blokeo-zirkuituak erlojatzen dituena. Zatitu PLLaren gehienezko blokeo-denbora PLL sarrerako erlojuaren aldiarekin blokeo-seinalea ateratzeko behar diren erloju-ziklo kopurua kalkulatzeko.

Eragiketa moduak

IOPLL IP nukleoak sei erlojuaren feedback modu desberdin onartzen ditu. Modu bakoitzak erlojuaren biderketa eta zatiketa, fase-aldaketa eta betebehar-zikloaren programazioa ahalbidetzen du.

Irteerako Erlojuak

IOPLL IP nukleoak erlojuaren irteerako bederatzi seinale sor ditzake. Sortutako erlojuaren irteera-seinaleek nukleoa edo kanpoko blokeek nukleotik kanpoko erlojua dute.
Berrezarri seinalea erabil dezakezu irteerako erlojuaren balioa 0ra berrezartzeko eta PLL irteerako erlojuak desgaitzeko.
Irteerako erloju bakoitzak eskatutako ezarpenen multzoa du, non irteerako maiztasunaren, fase-aldaketaren eta lan-zikloaren nahi diren balioak zehaztu ditzakezu. Nahi dituzun ezarpenak zure diseinuan ezarri nahi dituzun ezarpenak dira.

Maiztasunaren, fase-aldaketaren eta lan-zikloaren benetako balioak PLL zirkuituan inplementa daitezkeen ezarpen hurbilenak dira (nahi diren ezarpenen gutxi gorabeherako onena).

Erreferentziako Erlojuaren Aldaketa

Erreferentziako erlojua aldatzeko funtzioari esker, PLL-k bi erreferentzia-sarrerako erlojuren artean alda dezake. Erabili eginbide hau erlojuaren erredundantziarako edo erloju bikoitzeko domeinuko aplikazio baterako, adibidez, sistema batean. Sistemak erloju erredundante bat aktiba dezake erloju nagusiak martxan uzten badu.
Erreferentziako erlojua aldatzeko funtzioa erabiliz, bigarren sarrerako erlojuaren maiztasuna zehaztu dezakezu eta aldatzeko modua eta atzerapena hauta ditzakezu.

Erlojuaren galerak hautemateko eta erreferentziako erloju aldatzeko blokeak funtzio hauek ditu:

Erreferentziako erlojuaren egoera kontrolatzen du. Erreferentziako erlojuak huts egiten badu, erlojua automatikoki ordezko erlojuaren sarrera-iturburu batera aldatzen da. Erlojuak clkbad eta activeclk seinaleen egoera eguneratzen du gertaera abisatzeko.
Erreferentziako erlojua bi maiztasun desberdinen artean aldatzen du aurrera eta atzera. Erabili extswitch seinalea eskuz etengailuaren ekintza kontrolatzeko. Aldaketa bat gertatu ondoren, PLL-k blokeoa gal dezake aldi baterako eta kalkulu-prozesua igaro dezake.

PLL-to-PLL kaskada

Zure diseinuan PLLak kaskatu egiten badituzu, iturriko (upstream) PLLak banda-zabalera baxuko ezarpena izan behar du, eta helmuga (behean) PLL-ak, berriz, banda-zabalera handiko ezarpena izan behar du. Kaskada batean, iturburuko PLLaren irteerak helmugako PLLaren erreferentziako erloju (sarrera) gisa balio du. Kaskadako PLLen banda-zabaleraren ezarpenak desberdinak izan behar dira. Kaskadako PLLen banda-zabaleraren ezarpenak berdinak badira, kaskadako PLLak baliteke amplify fase-zarata maiztasun jakin batzuetan.Adjpllin sarrerako erloju-iturria hausturazko PLL zatikien arteko kaskadarako erabiltzen da.

Portuak

6. Taula. IOPLL IP Core Portuak

Parametroa	Mota	Baldintza	Deskribapena
refklk	Sarrera	Beharrezkoa	I/O PLL gidatzen duen erreferentziako erloju-iturria.
lehenengo	Sarrera	Beharrezkoa	Irteerako erlojuen berrezartze asinkronoaren ataka. Gidatu ataka hau altuera irteerako erloju guztiak 0 baliora berrezartzeko. Portu hau erabiltzailearen kontrol seinalera konektatu behar duzu.
fbclk	Sarrera	Aukerakoa	I/O PLLrako kanpoko feedback sarrerako ataka. IOPLL IP nukleoak ataka hau sortzen du I/O PLLa kanpoko feedback moduan edo zero atzerapeneko buffer moduan funtzionatzen duenean. Iritzi-begizta osatzeko, plaka-mailako konexio batek fbclk ataka eta I/O PLLaren kanpoko erlojuaren irteerako ataka konektatu behar ditu.
fboutclk	Irteera	Aukerakoa	Zirkuitu mimika bidez fbclk ataka elikatzen duen ataka. fboutclk ataka I/O PLL kanpoko feedback moduan badago soilik dago erabilgarri.
zdbfbclk	Bidirekzionala	Aukerakoa	Zirkuitu mimikoarekin konektatzen den bi norabideko ataka. Ataka honek I/O PLLaren irteerako feedback positiboan jartzen den bi norabideko pin batera konektatu behar du. zdbfbclk ataka I/O PLL zero atzerapen-buffer moduan badago soilik dago erabilgarri. Zero atzerapen-buffer modua erabiltzean seinalearen isla saihesteko, ez jarri plakaren arrastorik noranzko biko I/O pinean.
blokeatuta	Irteera	Aukerakoa	IOPLL IP nukleoak ataka hau altuera eramaten du PLLk blokeoa lortzen duenean. Portuak altua izaten jarraitzen du IOPLL blokeatuta dagoen bitartean. I/O PLL-ak blokeatutako ataka baieztatzen du erreferentzia-erlojuaren eta feedback-erlojuaren faseak eta maiztasunak direnean.
*jarraitu…*

Parametroa	Mota	Baldintza	Deskribapena
			berdina edo blokeo zirkuituaren tolerantziaren barruan. Bi erloju-seinaleen arteko aldeak blokeo-zirkuituaren tolerantzia gainditzen duenean, I/O PLL-ak blokeoa galtzen du.
refclk1	Sarrera	Aukerakoa	Erloju aldatzeko funtziorako I/O PLL gidatzen duen bigarren erreferentziako erloju iturria.
kanpoko etengailua	Sarrera	Aukerakoa	Berretsi extswitch seinalea baxua (1'b0) gutxienez 3 erloju-ziklotan erlojua eskuz aldatzeko.
activeclk	Irteera	Aukerakoa	Irteera-seinalea I/O PLL-k zein erreferentziako erloju-iturria erabiltzen duen adierazteko.
clkbad	Irteera	Aukerakoa	Erreferentziako erloju-iturriaren egoera ona edo txarra dela adierazten duen irteera-seinalea.
cascade_out	Irteera	Aukerakoa	Beheko I/O PLLra elikatzen den irteera-seinalea.
adjpllin	Sarrera	Aukerakoa	Upstream I/O PLLtik elikatzen den sarrera-seinalea.
outclk_[]	Irteera	Aukerakoa	Irteera-erlojua I/O PLL-tik.

IOPLL Intel FPGA IP Core Erabiltzailearen Gida Artxiboak

IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da

IP Core bertsioa	Erabiltzailearen Gida
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Erabiltzailearen Gida
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Erabiltzailearen Gida
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Erabiltzailearen Gida
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Erabiltzailearen Gida

IOPLL Intel FPGA IP Core Erabiltzailearen Gidarako Dokumentuen Berrikuspen Historia

Dokumentuaren bertsioa	Intel Quartus® Prime bertsioa	Aldaketak
2019.06.24	18.1	Erloju-sarrera dedikatuen deskribapena eguneratu da I/O PLL arkitektura tipikoa diagrama.
2019.01.03	18.1	• Eguneratu du PLL LVDS_CLK/LOADEN irteerako atakarako sarbidea parametroan IOPLL IP oinarrizko parametroak - Ezarpenak fitxa mahaia. • zdbfbclk atakaren deskribapena eguneratu da IOPLL IP Core Portuak mahaia.
2018.09.28	18.1	• Extswitch-en deskribapena zuzendu du IOPLL IP Core Portuak mahaia. • Ondorengo IP nukleo hauei izena aldatu die Intel-ren birmarkaren arabera: — Altera IOPLL IP nukleoa IOPLL Intel FPGA IP nukleora aldatu da. — Altera PLL Reconfig IP nukleoa PLL Reconfig Intel FPGA IP nukleora aldatu da. — Arria 10 FPLL IP nukleoa fPLL Intel Arria 10/Cyclone 10 FPGA IP nukleora aldatu da.

Data	Bertsioa	Aldaketak
2017ko ekaina	2017.06.16	• Intel Cyclone 10 GX gailuetarako euskarria gehitu da. • Intel izenez birmarkatu.
2016ko abendua	2016.12.05	IP nukleoaren lehen atakaren deskribapena eguneratu da.
2016ko ekaina	2016.06.23	• Eguneratu IP oinarrizko parametroak – Ezarpenak fitxa taula. — Eskuz aldatzeko eta aldatzeko automatikorako deskribapena eguneratu du eskuz gainidazteko parametroekin. Erlojua aldatzeko kontrol-seinalea aktibo baxua da. — Switchover Delay parametroaren deskribapena eguneratu da. • Definitutako M eta C kontagailuak DPS Kontagailuaren Hautaketa parametrorako IP Core Parameters – Dynamic Reconfiguration Tabulan. • Erlojua aldatzeko atakaren izena clkswitch-etik extswitch-era aldatu da I/O PLL Arkitektura Diagraman.
2016ko maiatza	2016.05.02	IP oinarrizko parametro eguneratuak - Birkonfigurazio dinamikoko fitxa taula.
2015ko maiatza	2015.05.04	PLL LVDS_CLK/LOADEN irteerako atakaren parametroaren deskribapena eguneratu da IP oinarrizko parametroak - Ezarpenak fitxan. Esteka bat gehitu da Altera IOPLL eta Altera LVDS SERDES IP Nukleoen arteko Seinale Interfazea taulan, Arria 10 Gailuen kapituluko I/O eta Abiadura Handiko I/O atalean.
2014ko abuztua	2014.08.18	Hasierako kaleratzea.

Dokumentuak / Baliabideak

intel UG-01155 IOPLL FPGA IP nukleoa [pdfErabiltzailearen gida
UG-01155 IOPLL FPGA IP Nukleoa, UG-01155, IOPLL FPGA IP Nukleoa, FPGA IP Nukleoa

Erreferentziak

Erabiltzailearen eskuliburua

intel UG-01155 IOPLL FPGA IP nukleoa

IOPLL Intel® FPGA IP Core Erabiltzailearen Gida