intel UG-01155 IOPLL FPGA IP コア
インテル® Quartus® Prime Design Suite 向けに更新: 18.1
IOPLL インテル® FPGA IP コアのユーザーガイド
IOPLL インテル® FPGA IP コアを使用すると、インテル Arria® 10 および インテル Cyclone® 10 GX I/O PLL の設定を構成できます。
IOPLL IP コアは、次の機能をサポートしています。
- ダイレクト、外部フィードバック、ノーマル、ソース同期、ゼロ遅延バッファ、および LVDS モードの XNUMX つの異なるクロック フィードバック モードをサポートします。
- インテル Arria 10 および インテル CycloneM 10 GX デバイス用に最大 XNUMX つのクロック出力信号を生成します。
- XNUMX つのリファレンス入力クロックを切り替えます。
- PLL カスケード モードでアップストリーム PLL と接続するための隣接 PLL (adjpllin) 入力をサポートします。
- メモリの初期化を生成します File (.mif) であり、PLL の dynamicVreconfiguration を許可します。
- PLL ダイナミック位相シフトをサポート。
関連情報
- インテル FPGA IP コアの紹介
インテル FPGA IP コアおよびパラメーター・エディターに関する詳細情報を提供します。 - 動作モード (9 ページ)
- 出力クロック (10 ページ)
- 基準クロックの切り替え (10 ページ)
- PLL-to-PLL カスケード (11 ページ)
- IOPLL インテル FPGA IP コアのユーザーガイドのアーカイブ (12 ページ)
IOPLL Intel FPGA IP コアの以前のバージョンのユーザーガイドのリストを提供します。
デバイス ファミリのサポート
IOPLL IP コアは、インテル Arria 10 およびインテル Cyclone 10 GX デバイスファミリーのみをサポートします。
IOPLL IP コアのパラメーター
IOPLL IP コアのパラメーター エディターは、IP カタログの PLL カテゴリに表示されます。
| パラメータ | 法的価値 | 説明 |
| デバイスファミリー | インテル Arria 10, インテル
サイクロン 10 GX |
デバイス ファミリを指定します。 |
| 成分 | — | ターゲット デバイスを指定します。 |
| スピードグレード | — | ターゲット デバイスのスピード グレードを指定します。 |
| PLL モード | 整数 N ＰＬＬ | IOPLL IP コアに使用されるモードを指定します。 唯一の合法的な選択は インテジャー N PLL. フラクショナル PLL が必要な場合は、fPLL インテル Arria 10/Cyclone 10 FPGA IP コアを使用する必要があります。 |
| 基準クロック周波数 | — | 入力クロック refclk の入力周波数を MHz 単位で指定します。 デフォルト値は 100.0 MHz. 最小値と最大値は、選択したデバイスによって異なります。 |
| ロックされた出力ポートを有効にする | オンまたはオフにする | オンにすると、ロックされたポートが有効になります。 |
| 物理出力クロック パラメーターを有効にする | オンまたはオフにする | 必要な出力クロック周波数を指定する代わりに、物理的な PLL カウンター パラメータを入力するには、オンにします。 |
| 操作モード | 直接, 外部フィードバック, 普通, ソース同期, ゼロ遅延バッファ、 または lvds | PLL の動作を指定します。 デフォルトの動作は 直接
モード。 • を選択した場合 直接 モードでは、PLL はフィードバック パスの長さを最小限に抑えて、PLL 出力でのジッタを可能な限り小さくします。PLL の内部クロック出力と外部クロック出力は、PLL クロック入力に対して位相シフトされます。 このモードでは、PLL はクロック ネットワークを補正しません。 • を選択した場合 普通 モードでは、PLL はクロック出力によって使用される内部クロック ネットワークの遅延を補償します。 PLL が外部クロック出力ピンの駆動にも使用される場合、出力ピンの信号の対応する位相シフトが発生します。 • を選択した場合 ソース同期 モードでは、ピンから I/O 入力レジスタまでのクロック遅延は、ピンから I/O 入力レジスタまでのデータ遅延と一致します。 • を選択した場合 外部フィードバック モードでは、fbclk 入力ポートを入力ピンに接続する必要があります。 ボード レベルの接続では、入力ピンと外部クロック出力ポート fboutclk の両方を接続する必要があります。 fbclk ポートは入力クロックに揃えられます。 • を選択した場合 ゼロ遅延バッファ モードでは、PLL は外部クロック出力ピンに供給し、そのピンによって生じる遅延を補償する必要があります。 ピンで観察される信号は、入力クロックに同期されます。 PLL クロック出力は altbidir ポートに接続され、zdbfbclk を出力ポートとして駆動します。 PLL が内部クロック ネットワークも駆動する場合、そのネットワークの対応する位相シフトが発生します。 • を選択した場合 lvds モードでは、内部 SERDES キャプチャ レジスタのピンの同じデータとクロックのタイミング関係が維持されます。 このモードは、LVDS クロック ネットワークの遅延、およびデータ ピンとクロック入力ピンから SERDES キャプチャ レジスタ パスまでの遅延を補償します。 |
| クロック数 | 1–9 | PLL デザインの各デバイスに必要な出力クロック数を指定します。 選択したクロック数に基づいて、出力周波数、位相シフト、およびデューティ サイクルの要求された設定が表示されます。 |
| VCO 周波数の指定 | オンまたはオフにする | VCO 周波数を指定した値に制限できます。 これは、LVDS エクスターナル モード用の PLL を作成する場合、または特定の動的位相シフト ステップ サイズが必要な場合に役立ちます。 |
| 続き… | ||
| パラメータ | 法的価値 | 説明 |
| VCO周波数 （１） | — | • いつ 物理出力クロック パラメーターを有効にする オン — の値に基づいて VCO 周波数を表示します。 基準クロック周波数, 乗算係数 (M-カウンター)、 そして 分割係数 (N カウンター).
• いつ 物理出力クロック パラメーターを有効にする オフ — VCO 周波数に要求された値を指定できます。 デフォルト値は 600.0 MHz. |
| 時計のグローバル名を与える | オンまたはオフにする | 出力クロック名の名前を変更できます。 |
| 時計名 | — | Synopsis Design Constraints (SDC) のユーザー クロック名。 |
| 希望頻度 | — | 対応する出力クロック ポート outclk[] の出力クロック周波数を MHz 単位で指定します。 デフォルト値は 100.0 MHz. 最小値と最大値は、使用するデバイスによって異なります。 PLL は、最初の XNUMX 桁の数字のみを読み取ります。 |
| 実際の頻度 | — | 達成可能な周波数のリストから実際の出力クロック周波数を選択できます。 デフォルト値は、目的の周波数に最も近い達成可能な周波数です。 |
| フェーズ シフト ユニット | ps or 度 | 対応する出力クロック ポートの位相シフト単位を指定します。
outclk[]、ピコ秒 (ps) または度単位。 |
| 望ましい位相シフト | — | 位相シフトの要求値を指定します。 デフォルト値は
0 ps. |
| 実際の位相シフト | — | 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。 デフォルト値は、目的の位相シフトに最も近い達成可能な位相シフトです。 |
| 望ましいデューティサイクル | 0.0–100.0 | デューティ サイクルの要求値を指定します。 デフォルト値は
50.0%. |
| 実際のデューティ サイクル | — | 達成可能なデューティ サイクル値のリストから実際のデューティ サイクルを選択できます。 デフォルト値は、目的のデューティ サイクルに最も近い達成可能なデューティ サイクルです。 |
| 乗算係数 (M-カウンター)
(2) |
4–511 | M-counter の倍率を指定します。
M カウンターの有効な範囲は 4 ～ 511 です。 ただし、最小の法定 PFD 周波数と最大の法定 VCO 周波数に対する制限により、有効な M カウンターの範囲が 4 ～ 160 に制限されます。 |
| 分割係数 (N カウンター) (2) | 1–511 | N-counter の分周率を指定します。
N カウンターの有効な範囲は 1 ～ 511 です。 ただし、最小の法定 PFD 周波数の制限により、N カウンターの有効範囲が 1 ～ 80 に制限されます。 |
| 分割係数 (C-カウンター) (2) | 1–511 | 出力クロック (C カウンター) の分周率を指定します。 |
- このパラメーターは、Enable physical output clock parameters がオフになっている場合にのみ使用できます。
- このパラメーターは、Enable physical output clock parameters がオンになっている場合にのみ使用できます。
IOPLL IP コアのパラメーター – [設定] タブ
表 2. IOPLL IP コアのパラメーター – [設定] タブ
| パラメータ | 法的価値 | 説明 |
| PLL 帯域幅プリセット | 低い, 中くらい、 または 高い | PLL 帯域幅のプリセット設定を指定します。 デフォルトの選択は
低い. |
| PLL 自動リセット | オンまたはオフにする | ロックが失われると PLL を自動的に自己リセットします。 |
| 1 番目の入力クロック 'refclkXNUMX' を作成します。 | オンまたはオフにする | オンにすると、元の基準クロックと切り替えることができる PLL に接続されたバックアップ クロックが提供されます。 |
| XNUMX 番目の基準クロック周波数 | — | XNUMX 番目の入力クロック信号の周波数を選択します。 デフォルト値は 100.0 MHz. 最小値と最大値は、使用するデバイスによって異なります。 |
| 使用中の入力クロックを示す「active_clk」信号を作成します。 | オンまたはオフにする | オンにすると、activeclk 出力が作成されます。 activeclk 出力は、PLL によって使用されている入力クロックを示します。 出力信号 Low は refclk を示し、出力信号 High は refclk1 を示します。 |
| 入力クロックごとに「clkbad」信号を作成します。 | オンまたはオフにする | オンにすると、入力クロックごとに XNUMX つずつ、XNUMX つの clkbad 出力が作成されます。 出力信号が低い場合はクロックが動作していることを示し、出力信号が高い場合はクロックが動作していないことを示します。 |
| 切り替えモード | 自動切り替え, 手動切り替え、 または 手動オーバーライドによる自動切り替え | デザイン適用の切り替えモードを指定します。 IP は、次の XNUMX つの切り替えモードをサポートしています。
• を選択した場合 自動切り替え モードでは、PLL 回路が選択された基準クロックを監視します。 XNUMX つのクロックが停止すると、回路は数クロック サイクルでバックアップ クロックに自動的に切り替わり、ステータス信号 clkbad および activeclk を更新します。 • を選択した場合 手動切り替え モードでは、制御信号 extswitch がロジック High からロジック Low に変化し、少なくとも XNUMX クロック サイクルの間 Low のままである場合、入力クロックは他のクロックに切り替わります。 extswitch は、FPGA コア ロジックまたは入力ピンから生成できます。 • 選択した場合 手動オーバーライドによる自動切り替え モードでは、extswitch 信号が Low の場合、自動切り替え機能がオーバーライドされます。 extswitch が Low のままである限り、それ以上のスイッチオーバー アクションはブロックされます。 このモードを選択するには、20 つのクロック ソースが動作している必要があり、20 つのクロックの周波数の差が XNUMX% を超えてはなりません。 両方のクロックが同じ周波数ではないが、周期の差が XNUMX% 以内の場合、クロック損失検出ブロックは損失したクロックを検出できます。 PLL は、PLL クロック入力の切り替え後にロックから脱落する可能性が高く、再びロックするのに時間が必要です。 |
| 切り替え遅延 | 0–7 | スイッチオーバー プロセスに一定量のサイクル遅延を追加します。 デフォルト値は 0 です。 |
| PLL LVDS_CLK/LOADEN 出力ポートへのアクセス | 無効, LVDS_CLK を有効にする/ ローデン 0、 または
LVDS_CLK を有効にする/ ロードン 0 & 1 |
選択 LVDS_CLK/LOADEN 0 を有効にする or LVDS_CLK/LOADEN 0 & 1 を有効にする PLL lvds_clk または loaden 出力ポートを有効にします。 PLL が LVDS SERDES ブロックに外部 PLL を供給する場合、このパラメーターを有効にします。
LVDS ポートで I/O PLL outclk ポートを使用する場合、outclk[0..3] は lvds_clk[0,1] および loaden[0,1] ポートに使用され、outclk4 は coreclk ポートに使用できます。 |
| PLL DPA 出力ポートへのアクセスを有効にする | オンまたはオフにする | オンにすると、PLL DPA 出力ポートが有効になります。 |
| 続き… | ||
| パラメータ | 法的価値 | 説明 |
| PLL 外部クロック出力ポートへのアクセスを有効にする | オンまたはオフにする | オンにすると、PLL 外部クロック出力ポートが有効になります。 |
| extclk_out[0] ソースとして使用する outclk を指定します。 | C0 – C8 | extclk_out[0] ソースとして使用する outclk ポートを指定します。 |
| extclk_out[1] ソースとして使用する outclk を指定します。 | C0 – C8 | extclk_out[1] ソースとして使用する outclk ポートを指定します。 |
カスケード タブ
表 3. IOPLL IP コアのパラメーター – カスケード タブ 3
| パラメータ | 法的価値 | 説明 |
| 下流の PLL に接続するための「カスケード アウト」信号を作成します。 | オンまたはオフにする | オンにして cascade_out ポートを作成します。これは、この PLL がソースであり、デスティネーション (ダウンストリーム) PLL に接続することを示します。 |
| カスケード ソースとして使用する outclk を指定します。 | 0–8 | カスケード ソースを指定します。 |
| アップストリーム PLL と接続するための adjpllin または cclk 信号を作成します。 | オンまたはオフにする | オンにして入力ポートを作成します。これは、この PLL が宛先であり、ソース (アップストリーム) PLL に接続することを示します。 |
動的再構成タブ
表 4. IOPLL IP コアのパラメーター – 動的再構成タブ
| パラメータ | 法的価値 | 説明 |
| PLL の動的再構成を有効にする | オンまたはオフにする | この PLL の動的再構成を有効にします (PLL Reconfig Intel FPGA IP コアと組み合わせて)。 |
| 動的位相シフト ポートへのアクセスを有効にする | オンまたはオフにする | PLL との動的位相シフト インターフェイスを有効にします。 |
| MIF 生成オプション (3) | 生成する 新しいMIF File, 既存の MIF に構成を追加する File、 そして MIF の作成 File IP生成中 | 新しい .mif を作成するか file I/O PLL の現在の構成を含むか、この構成を既存の .mif に追加します。 file. この .mif を使用できます file 動的再構成中に I/O PLL を現在の設定に再構成します。 |
| 新しい MIF へのパス file （１） | — | 場所を入力し、 file 新しい .mif の名前 file 作成されます。 |
| 既存の MIF へのパス file （１） | — | 場所を入力し、 file 既存の .mif の名前 file に追加する予定です。 |
| 続き… | ||
- このパラメーターは、Enable dynamic reconfiguration of PLL がオンになっている場合にのみ使用できます。
- このパラメーターは、新しい MIF を生成する場合にのみ使用できます。 File MIF 生成として選択されます
オプション。パラメータ 法的価値 説明 MIF ストリーミングの動的位相シフトを有効にする (3) オンまたはオフにする オンにすると、PLL リコンフィギュレーションの動的位相シフト プロパティが保存されます。 DPSカウンターの選択 (6) C0〜C8, すべての C, or M
動的位相シフトを受けるカウンターを選択します。 M はフィードバック カウンター、C はポストスケール カウンターです。 動的位相シフトの数 (6) 1–7 位相シフトの増分数を選択します。 1 つの位相シフト インクリメントのサイズは、VCO 周期の 8/XNUMX に等しくなります。 デフォルト値は 1. 動的位相シフトの方向 (6) ポジティブ or ネガティブ
PLL MIF に格納する動的位相シフトの方向を決定します。 - このパラメーターは、構成を既存の MIF に追加する場合にのみ使用できます。 File MIF生成オプションとして選択
IOPLL IP コア パラメーター – [Advanced Parameters] タブ
表 5. IOPLL IP コアのパラメーター – [高度なパラメーター] タブ
| パラメータ | 法的価値 | 説明 |
| 高度なパラメータ | — | 入力に基づいて実装される物理 PLL 設定の表を表示します。 |
機能説明
- I/O PLL は、入力クロックに同期して出力クロックを生成する周波数制御システムです。 PLL は、ボリュームの入力信号と出力信号の位相差を比較します。tag電子制御発振器 (VCO) を制御し、位相同期を実行して、入力信号または基準信号の周波数で一定の位相角 (ロック) を維持します。 システムの同期ループまたは負帰還ループにより、PLL が強制的に位相ロックされます。
- PLL は、周波数逓倍器、分周器、復調器、トラッキング ジェネレータ、またはクロック リカバリ回路として構成できます。 PLL を使用して、安定した周波数を生成したり、ノイズの多い通信チャネルから信号を回復したり、デザイン全体にクロック信号を分配したりできます。
PLL の構成要素
I/O PLL の主なブロックは、位相周波数検出器 (PFD)、チャージ ポンプ、ループ フィルター、VCO、およびフィードバック カウンター (M)、プリスケール カウンター (N)、ポスト スケール カウンターなどのカウンターです。スケール カウンター (C)。 PLL アーキテクチャは、デザインで使用するデバイスによって異なります。
このパラメーターは、Enable Dynamic Phase Shift for MIF Streaming がオンになっている場合にのみ使用できます。
典型的な I/O PLL アーキテクチャ
- 次の用語は、PLL の動作を説明するために一般的に使用されます。
PLL ロック時間 — PLL アクイジション時間とも呼ばれます。 PLL ロック時間は、電源投入後、プログラムされた出力周波数の変更後、または PLL リセット後に、PLL が目標の周波数と位相関係に到達するまでの時間です。 注: シミュレーション ソフトウェアは、現実的な PLL ロック時間をモデル化しません。 シミュレーションは、非現実的な速さのロック時間を示しています。 実際のロック時間の仕様については、デバイスのデータシートを参照してください。 - PLL 分解能 - PLL VCO の最小周波数インクリメント値。 M および N カウンタのビット数によって、PLL 分解能の値が決まります。
- PLLample rate - FREF のampPLL で位相および周波数補正を実行するために必要なリング周波数。 PLL のample rate は fREF /N です。
PLLロック
PLL ロックは、位相周波数検出器の XNUMX つの入力信号に依存します。 ロック信号は PLL の非同期出力です。 ロック信号をゲートするのに必要なサイクル数は、ゲートロック回路をクロックする PLL 入力クロックに依存します。 PLL の最大ロック時間を PLL 入力クロックの周期で割り、ロック信号をゲートするのに必要なクロック サイクル数を計算します。
操作モード
IOPLL IP コアは、XNUMX つの異なるクロック フィードバック モードをサポートします。 各モードでは、クロックの逓倍と分周、位相シフト、およびデューティ サイクルのプログラミングが可能です。
出力クロック
- IOPLL IP コアは、最大 XNUMX つのクロック出力信号を生成できます。 生成されたクロック出力信号は、コアまたはコア外の外部ブロックにクロックを供給します。
- リセット信号を使用して、出力クロック値を 0 にリセットし、PLL 出力クロックを無効にすることができます。
- 各出力クロックには、要求された設定のセットがあり、出力周波数、位相シフト、およびデューティ サイクルの目的の値を指定できます。 必要な設定は、設計に実装する設定です。
- 周波数、位相シフト、およびデューティ サイクルの実際の値は、PLL 回路で実装できる最も近い設定 (目的の設定に最も近い値) です。
基準クロックの切り替え
基準クロック切り替え機能により、PLL は XNUMX つの基準入力クロックを切り替えることができます。 この機能は、クロックの冗長性、またはシステムなどのデュアル クロック ドメイン アプリケーションに使用します。 プライマリ クロックが動作を停止した場合、システムは冗長クロックをオンにすることができます。
基準クロック切り替え機能を使用すると、XNUMX 番目の入力クロックの周波数を指定し、切り替えのモードと遅延を選択できます。
クロック損失検出および基準クロック切り替えブロックには、次の機能があります。
- 基準クロックの状態を監視します。 基準クロックに障害が発生した場合、クロックは自動的にバックアップ クロック入力ソースに切り替わります。 クロックは clkbad および activeclk 信号のステータスを更新して、イベントを警告します。
- 基準クロックを XNUMX つの異なる周波数間で切り替えます。 スイッチ アクションを手動で制御するには、extswitch 信号を使用します。 スイッチオーバーが発生した後、PLL は一時的にロックを失い、計算プロセスを実行する場合があります。
PLL-to-PLL カスケード
デザインで PLL をカスケード接続する場合、ソース (アップストリーム) PLL は低帯域幅設定である必要があり、デスティネーション (ダウンストリーム) PLL は高帯域幅設定である必要があります。 カスケード接続中、ソース PLL の出力はデスティネーション PLL の基準クロック (入力) として機能します。 カスケード接続された PLL の帯域幅設定は異なる必要があります。 カスケード接続された PLL の帯域幅設定が同じ場合、カスケード接続された PLL は amp特定の周波数で位相ノイズを除去します。adjpllin 入力クロック ソースは、分割可能なフラクショナル PLL 間のカスケード接続に使用されます。
ポート
表 6. IOPLL IP コアのポート
| パラメータ | タイプ | 状態 | 説明 |
| リフレク | 入力 | 必須 | I/O PLL を駆動する基準クロック ソース。 |
| 最初 | 入力 | 必須 | 出力クロックの非同期リセット ポート。 すべての出力クロックを値 0 にリセットするには、このポートを High に駆動します。このポートをユーザー制御信号に接続する必要があります。 |
| fbclk | 入力 | オプション | I/O PLL の外部フィードバック入力ポート。
I/O PLL が外部フィードバック・モードまたはゼロ遅延バッファー・モードで動作している場合、IOPLL IP コアはこのポートを作成します。 フィードバック ループを完了するには、ボード レベルの接続で fbclk ポートと I/O PLL の外部クロック出力ポートを接続する必要があります。 |
| foutclk | 出力 | オプション | 模倣回路を介して fbclk ポートに供給するポート。
fboutclk ポートは、I/O PLL が外部フィードバック モードの場合にのみ使用できます。 |
| zdbfbclk | 双方向の | オプション | 模倣回路に接続する双方向ポート。 このポートは、I/O PLL の正帰還専用出力ピンに配置された双方向ピンに接続する必要があります。
zdbfbclk ポートは、I/O PLL がゼロ遅延バッファー モードの場合にのみ使用できます。 ゼロ遅延バッファ モードの使用時に信号の反射を避けるには、ボード トレースを双方向 I/O ピンに配置しないでください。 |
| ロックされた | 出力 | オプション | PLL がロックを取得すると、IOPLL IP コアはこのポートを High にドライブします。 IOPLL がロックされている限り、ポートは High のままです。 I/O PLL は、リファレンス・クロックとフィードバック・クロックの位相と周波数が同じである場合にロックされたポートをアサートします。 |
| 続き… | |||
| パラメータ | タイプ | 状態 | 説明 |
| ロック回路の公差と同じか、内に収まるようにします。 XNUMX つのクロック信号の差がロック回路の許容範囲を超えると、I/O PLL はロックを失います。 | |||
| refclk1 | 入力 | オプション | クロック・スイッチオーバー機能のために I/O PLL を駆動する XNUMX 番目の基準クロック・ソース。 |
| 外部スイッチ | 入力 | オプション | 少なくとも 1 クロック サイクルの間、extswitch 信号を Low (0'b3) にアサートして、クロックを手動で切り替えます。 |
| アクティブクロック | 出力 | オプション | I/O PLL で使用されている基準クロック ソースを示す出力信号。 |
| クロックバッド | 出力 | オプション | 基準クロックソースの状態が良好か不良かを示す出力信号です。 |
| カスケードアウト | 出力 | オプション | ダウンストリーム I/O PLL にフィードする出力信号。 |
| アドリン | 入力 | オプション | アップストリーム I/O PLL から供給される入力信号。 |
| outclk_[] | 出力 | オプション | I/O PLL からの出力クロック。 |
IOPLL インテル FPGA IP コアのユーザーガイドのアーカイブ
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| IP コア バージョン | ユーザーガイド |
| 17.0 | アルテラ I/O フェーズロック ループ (アルテラ IOPLL) IP コア ユーザー ガイド |
| 16.1 | アルテラ I/O フェーズロック ループ (アルテラ IOPLL) IP コア ユーザー ガイド |
| 16.0 | アルテラ I/O フェーズロック ループ (アルテラ IOPLL) IP コア ユーザー ガイド |
| 15.0 | アルテラ I/O フェーズロック ループ (アルテラ IOPLL) IP コア ユーザー ガイド |
IOPLL インテル FPGA IP コアのユーザーガイドの改訂履歴
| ドキュメントバージョン | インテル Quartus® プライム版 | 変更点 |
| 2019.06.24 | 18.1 | の専用クロック入力の説明を更新 典型的な I/O PLL アーキテクチャ 図。 |
| 2019.01.03 | 18.1 | • を更新しました PLL LVDS_CLK/LOADEN 出力ポートへのアクセス
パラメータの IOPLL IP コアのパラメーター – [設定] タブ テーブル。 • の zdbfbclk ポートの説明を更新しました。 IOPLL IP コア ポート テーブル。 |
| 2018.09.28 | 18.1 | • の extswitch の説明を修正しました。 IOPLL IP コア ポート
テーブル。 • Intel のブランド変更に従って、次の IP コアの名前を変更しました。 — アルテラ IOPLL IP コアを IOPLL Intel FPGA IP コアに変更。 — Altera PLL Reconfig IP コアを PLL Reconfig Intel FPGA IP コアに変更。 — Arria 10 FPLL IP コアを fPLL Intel Arria 10/Cyclone 10 FPGA IP コアに変更。 |
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.06.16 | • Intel Cyclone 10 GX デバイスのサポートが追加されました。
• インテルとしてブランド変更。 |
| 2016年XNUMX月 | 2016.12.05 | IP コアの最初のポートの説明を更新しました。 |
| 2016年XNUMX月 | 2016.06.23 | • IP コア パラメーター – [Settings] タブの表を更新。
— 手動スイッチオーバーおよび手動オーバーライド パラメータを使用した自動スイッチオーバーの説明を更新しました。 クロック切り替え制御信号はアクティブ Low です。 — Switchover Delay パラメータの説明を更新しました。 • IP コア パラメーター – 動的再構成タブ テーブルの DPS カウンター選択パラメーターの M および C カウンターを定義。 • 典型的な I/O PLL アーキテクチャ図でクロック・スイッチオーバー・ポート名を clkswitch から extswitch に変更。 |
| 2016年XNUMX月 | 2016.05.02 | IP コア パラメーター – 動的再構成タブの表を更新。 |
| 2015年XNUMX月 | 2015.05.04 | IP コア パラメーター – [設定] タブの表の PLL LVDS_CLK/LOADEN 出力ポート パラメーターへのアクセスを有効にするための説明を更新しました。 Arria 10 デバイスの I/O および高速 I/O の章に、アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の信号インターフェイスの表へのリンクを追加しました。 |
| 2014年XNUMX月 | 2014.08.18 | 初回リリース。 |
ドキュメント / リソース
 |
intel UG-01155 IOPLL FPGA IP コア [pdf] ユーザーガイド UG-01155 IOPLL FPGA IP コア、UG-01155、IOPLL FPGA IP コア、FPGA IP コア |
