Intel UG-01155 IOPLL FPGA IP Core

Imesasishwa kwa Intel® Quartus® Prime Design Suite: 18.1

Mwongozo wa Mtumiaji wa IOPLL Intel® FPGA IP Core

Msingi wa IP wa Intel® FPGA wa IOPLL hukuruhusu kusanidi mipangilio ya Intel Arria® 10 na Intel Cyclone® 10 GX I/O PLL.

IOPLL IP msingi inasaidia vipengele vifuatavyo:

• Inaauni hali sita za maoni za saa: maoni ya moja kwa moja, ya nje, ya kawaida, ya kusawazisha chanzo, bafa ya kuchelewa sifuri, na modi ya LVDS.
• Huzalisha hadi mawimbi ya saa tisa kwa vifaa vya Intel Arria 10 na Intel CycloneM 10 GX.
• Hubadilisha kati ya saa mbili za kuingiza data.
• Inaauni pembejeo iliyo karibu ya PLL (adjpllin) ili kuunganishwa na PLL ya juu katika hali ya kuachia ya PLL.
• Inazalisha Uanzishaji wa Kumbukumbu File (.mif) na inaruhusu PLL dynamicVreconfiguration.
• Inaauni mabadiliko ya awamu ya PLL.

Habari Zinazohusiana

• Utangulizi wa Intel FPGA IP Cores
  Hutoa maelezo zaidi kuhusu Cores za IP za Intel FPGA na kihariri kigezo.
• Njia za Uendeshaji kwenye ukurasa wa 9
• Saa za Kutoa kwenye ukurasa wa 10
• Ubadilishaji wa Saa ya Marejeleo kwenye ukurasa wa 10
• Utoaji wa PLL-to-PLL kwenye ukurasa wa 11
• Kumbukumbu za Mwongozo wa Mtumiaji wa IOPLL Intel FPGA IP kwenye ukurasa wa 12

Hutoa orodha ya miongozo ya watumiaji kwa matoleo ya awali ya msingi wa IP IOPLL Intel FPGA.

Usaidizi wa Familia wa Kifaa

Msingi wa IP wa IOPLL unaauni familia za vifaa vya Intel Arria 10 na Intel Cyclone 10 GX pekee.

Vigezo vya IOPLL IP Core

Kihariri cha kigezo cha msingi cha IPLL kinaonekana katika kategoria ya PLL ya Katalogi ya IP.

Kigezo	Thamani ya Kisheria	Maelezo
Kifaa cha Familia	Intel Arria 10, Intel Kimbunga 10 GX	Hubainisha familia ya kifaa.
Sehemu	—	Inabainisha kifaa kinacholengwa.
Kasi ya Daraja	—	Hubainisha kiwango cha kasi cha kifaa kinacholengwa.
Njia ya PLL	Nambari kamili-N PLL	Hubainisha hali inayotumika kwa msingi wa IP IOPLL. Uchaguzi pekee wa kisheria ni Nambari-N PLL. Ikiwa unahitaji PLL ya sehemu, lazima utumie msingi wa IP wa fPLL Intel Arria 10/Cyclone 10 FPGA.
Masafa ya Saa ya Marejeleo	—	Hubainisha marudio ya ingizo ya saa ya kuingiza data, refclk, katika MHz. Thamani chaguo-msingi ni 100.0 MHz. Thamani ya chini na ya juu inategemea kifaa kilichochaguliwa.
Washa Mlango wa Kutoa Uliofungwa	Washa au Zima	Washa ili kuwezesha mlango uliofungwa.
Washa vigezo vya saa ya pato halisi	Washa au Zima	Washa ili uweke vigezo vya kihesabu vya PLL badala ya kubainisha masafa ya saa ya kutoa sauti unayotaka.
Hali ya Uendeshaji	moja kwa moja, maoni ya nje, kawaida, chanzo kisawazisha, bafa ya kuchelewesha sifuri, au lvd	Inabainisha utendakazi wa PLL. Operesheni chaguo-msingi ni moja kwa moja hali. • Ukichagua moja kwa moja hali, PLL inapunguza urefu wa njia ya maoni ili kutoa jita ndogo iwezekanavyo kwenye pato la PLL. Matokeo ya saa ya ndani na saa ya nje ya PLL hubadilishwa kwa awamu kwa kuzingatia uingizaji wa saa ya PLL. Katika hali hii, PLL haitoi fidia kwa mitandao yoyote ya saa. • Ukichagua kawaida mode, PLL hulipa fidia kwa kuchelewa kwa mtandao wa saa wa ndani unaotumiwa na pato la saa. Ikiwa PLL pia inatumiwa kuendesha pini ya pato la saa ya nje, mabadiliko ya awamu ya sambamba ya ishara kwenye pini ya pato hutokea. • Ukichagua chanzo kisawazisha hali, ucheleweshaji wa saa kutoka kwa pini hadi rejista ya ingizo ya I/O inalingana na ucheleweshaji wa data kutoka kwa pini hadi rejista ya ingizo ya I/O. • Ukichagua maoni ya nje modi, lazima uunganishe mlango wa kuingiza wa fbclk kwenye pini ya ingizo. Muunganisho wa kiwango cha ubao lazima uunganishe pini ya ingizo na mlango wa pato wa saa ya nje, fboutclk. Lango la fbclk limeambatanishwa na saa ya kuingiza sauti. • Ukichagua bafa ya kuchelewesha sifuri kwa hali, PLL lazima ilishe pin ya pato la saa ya nje na kufidia ucheleweshaji ulioletwa na pin hiyo. Ishara inayozingatiwa kwenye pini inalandanishwa na saa ya kuingiza. Toleo la saa ya PLL huunganishwa kwenye mlango wa altbidir na kuendesha zdbfbclk kama mlango wa kutoa. Ikiwa PLL pia inaendesha mtandao wa saa ya ndani, mabadiliko ya awamu inayofanana ya mtandao huo hutokea. • Ukichagua lvd hali, data sawa na uhusiano wa saa wa pini kwenye rejista ya ndani ya kunasa ya SEDES hudumishwa. Hali hii hufidia ucheleweshaji katika mtandao wa saa ya LVDS, na kati ya mbano wa data na pini ya ingizo ya saa kwenye njia za rejista ya kunasa SERDES.
Idadi ya Saa	1–9	Hubainisha idadi ya saa za kutoa zinazohitajika kwa kila kifaa katika muundo wa PLL. Mipangilio iliyoombwa ya masafa ya utoaji, mabadiliko ya awamu, na mzunguko wa wajibu huonyeshwa kulingana na idadi ya saa zilizochaguliwa.
Bainisha Mzunguko wa VCO	Washa au Zima	Hukuruhusu kuzuia masafa ya VCO kwa thamani iliyobainishwa. Hii ni muhimu wakati wa kuunda PLL kwa modi ya nje ya LVDS, au ikiwa saizi maalum ya hatua ya mabadiliko ya awamu inahitajika.
iliendelea…

Kigezo	Thamani ya Kisheria	Maelezo
Masafa ya VCO (1)	—	• Lini Washa vigezo vya saa ya pato halisi imewashwa- huonyesha masafa ya VCO kulingana na thamani za Masafa ya Saa ya Marejeleo, Kipengele cha Kuzidisha (M-Counter), na Gawanya Factor (N-Counter). • Lini Washa vigezo vya saa ya pato halisi imezimwa- hukuruhusu kubainisha thamani iliyoombwa kwa masafa ya VCO. Thamani chaguo-msingi ni 600.0 MHz.
Ipe saa jina la kimataifa	Washa au Zima	Hukuruhusu kubadilisha jina la saa ya pato.
Jina la Saa	—	Jina la saa ya mtumiaji la Vikwazo vya Usanifu wa Synopsis (SDC).
Frequency inayotakiwa	—	Hubainisha marudio ya saa ya kutoa ya mlango unaolingana wa saa, outclk[], katika MHz. Thamani chaguo-msingi ni 100.0 MHz. Maadili ya chini na ya juu hutegemea kifaa kilichotumiwa. PLL husoma nambari katika sehemu sita za kwanza za desimali pekee.
Mzunguko Halisi	—	Hukuruhusu kuchagua masafa halisi ya saa ya kutoa kutoka kwenye orodha ya masafa yanayoweza kufikiwa. Thamani chaguo-msingi ni masafa ya karibu zaidi yanayoweza kufikiwa kwa masafa unayotaka.
Vitengo vya Kuhama kwa Awamu	ps or digrii	Hubainisha kitengo cha mabadiliko ya awamu kwa lango la saa inayolingana ya pato, outclk[], katika picoseconds (ps) au digrii.
Shift ya Awamu inayotakikana	—	Hubainisha thamani iliyoombwa kwa zamu ya awamu. Thamani chaguo-msingi ni 0 zab.
Mabadiliko Halisi ya Awamu	—	Hukuruhusu kuchagua mabadiliko halisi ya awamu kutoka kwa orodha ya thamani zinazoweza kufikiwa za mabadiliko ya awamu. Thamani chaguo-msingi ndiyo mabadiliko ya awamu ya karibu zaidi yanayoweza kufikiwa hadi zamu ya awamu inayotakiwa.
Mzunguko wa Wajibu Unaohitajika	0.0–100.0	Hubainisha thamani iliyoombwa kwa mzunguko wa wajibu. Thamani chaguo-msingi ni 50.0%.
Mzunguko Halisi wa Wajibu	—	Hukuruhusu kuchagua mzunguko halisi wa wajibu kutoka kwa orodha ya thamani zinazoweza kufikiwa za mzunguko wa wajibu. Thamani chaguo-msingi ndiyo mzunguko wa wajibu unaoweza kufikiwa karibu zaidi na mzunguko wa wajibu unaotakikana.
Kipengele cha Kuzidisha (M-Counter) (2)	4–511	Hubainisha kipengele cha kuzidisha cha M-counter. Masafa ya kisheria ya kaunta ya M ni 4–511. Hata hivyo, vizuizi vya masafa ya chini kabisa ya kisheria ya PFD na marudio ya juu zaidi ya kisheria ya VCO huzuia masafa ya kaunta ya M hadi 4–160.
Gawanya Factor (N-Counter) (2)	1–511	Hubainisha kipengele cha mgawanyiko cha N-counter. Masafa ya kisheria ya kaunta ya N ni 1–511. Hata hivyo, vikwazo vya kiwango cha chini kabisa cha marudio ya kisheria ya PFD huzuia masafa madhubuti ya kaunta ya N hadi 1–80.
Kipengele cha Gawanya (C-Counter) (2)	1–511	Hubainisha kipengele cha kugawanya kwa saa ya kutoa (C-counter).

1. Kigezo hiki kinapatikana tu wakati Washa vigezo vya saa ya kutoa sauti vimezimwa.
2. Kigezo hiki kinapatikana tu wakati Washa vigezo vya saa ya pato halisi umewashwa.

Vigezo vya IOPLL IP Core - Tabo ya Mipangilio

Jedwali 2. IOPLL IP Core Parameters - Tab ya Mipangilio

Kigezo	Thamani ya Kisheria	Maelezo
PLL Bandwidth Preset	Chini, Kati, au Juu	Inabainisha mpangilio wa kuweka awali wa kipimo data cha PLL. Chaguo msingi ni Chini.
Weka upya kiotomatiki PLL	Washa au Zima	Huweka upya kiotomatiki PLL inapopoteza kufuli.
Unda clk ya pili ya pembejeo 'refclk1'	Washa au Zima	Washa ili kutoa saa mbadala iliyoambatishwa kwenye PLL yako inayoweza kubadili kwa kutumia saa yako asili ya marejeleo.
Masafa ya Saa ya Marejeleo ya Pili	—	Huchagua marudio ya mawimbi ya saa ya pili ya ingizo. Thamani chaguo-msingi ni 100.0 MHz. Thamani ya chini na ya juu inategemea kifaa kilichotumiwa.
Unda mawimbi ya 'active_clk' ili kuashiria saa ya kuingiza sauti inayotumika	Washa au Zima	Washa ili kuunda activeclk output. Pato la activeclk linaonyesha saa ya kuingiza ambayo inatumiwa na PLL. Mawimbi ya pato ya chini huonyesha refclk na kiwango cha juu cha mawimbi huonyesha refclk1.
Unda mawimbi ya 'clkbad' kwa kila saa ya kuingiza data	Washa au Zima	Washa ili kuunda matokeo mawili ya clkbad, moja kwa kila saa ingizo. Kiwango cha chini cha pato kinaonyesha saa inafanya kazi na kiwango cha juu cha mawimbi kinaonyesha kuwa saa haifanyi kazi.
Switchover Mode	Ubadilishaji wa kiotomatiki, Ubadilishaji wa Mwongozo, au Ubadilishaji Kiotomatiki na Ubatilishaji Mwongozo	Inabainisha hali ya ubadilishaji kwa programu ya kubuni. IP inasaidia njia tatu za kubadili: • Ukichagua Ubadilishaji wa kiotomatiki mode, mzunguko wa PLL hufuatilia saa ya kumbukumbu iliyochaguliwa. Saa moja ikisimama, mzunguko hubadilika kiotomatiki hadi saa ya chelezo katika mizunguko michache ya saa na kusasisha mawimbi ya hali, clkbad na activeclk. • Ukichagua Ubadilishaji wa Mwongozo hali, wakati mawimbi ya kudhibiti, kuzima, kubadilika kutoka mantiki ya juu hadi chini ya mantiki, na kukaa chini kwa angalau mizunguko ya saa tatu, saa ya kuingiza sauti hubadilika hadi saa nyingine. Kipengele cha kuzima kinaweza kuzalishwa kutoka kwa mantiki ya msingi ya FPGA au pini ya ingizo. • Ukichagua Ubadilishaji Kiotomatiki na Ubatilishaji Mwongozo mode, wakati ishara ya extswitch iko chini, inafuta kazi ya kubadili moja kwa moja. mradi extswitch inabakia chini, hatua zaidi ya kubadili imezuiwa. Ili kuchagua hali hii, vyanzo vyako vya saa mbili lazima viwe vinaendeshwa na marudio ya saa mbili hayawezi kutofautiana kwa zaidi ya 20%. Ikiwa saa zote mbili haziko kwenye mzunguko sawa, lakini tofauti ya kipindi chao iko ndani ya 20%, kizuizi cha kutambua kupoteza kwa saa kinaweza kutambua saa iliyopotea. PLL ina uwezekano mkubwa wa kuacha kufuli baada ya ubadilishaji wa pembejeo ya saa ya PLL na inahitaji muda wa kufunga tena.
Kuchelewa kwa Switchover	0–7	Huongeza kiasi mahususi cha kuchelewa kwa mzunguko kwa mchakato wa kubadili. Thamani chaguo-msingi ni 0.
Ufikiaji wa mlango wa kutoa wa PLL LVDS_CLK/ LOADEN	Imezimwa, Washa LVDS_CLK/ PAKIA 0, au Washa LVDS_CLK/ PAKIA 0 & 1	Chagua Washa LVDS_CLK/LOADEN 0 or Washa LVDS_CLK/ LOADEN 0 & 1 kuwezesha PLL lvds_clk au pakia mlango wa pato. Huwasha kigezo hiki iwapo PLL italisha kizuizi cha LVDS SEDES na PLL ya nje. Unapotumia bandari za I/O PLL outclk zilizo na milango ya LVDS, outclk[0..3] hutumika kwa lvds_clk[0,1] na loaden[0,1] milango, outclk4 inaweza kutumika kwa milango ya coreclk.
Washa ufikiaji wa lango la pato la PLL DPA	Washa au Zima	Washa ili kuwezesha mlango wa kutoa matokeo wa PLL DPA.
iliendelea…

Kigezo	Thamani ya Kisheria	Maelezo
Washa ufikiaji wa mlango wa pato wa saa ya nje ya PLL	Washa au Zima	Washa ili kuwezesha mlango wa kutoa matokeo wa saa ya nje ya PLL.
Hubainisha outclk ambayo itatumika kama chanzo extclk_out[0]	C0 – C8	Hubainisha mlango wa outclk utakaotumika kama chanzo cha extclk_out[0].
Hubainisha outclk ambayo itatumika kama chanzo extclk_out[1]	C0 – C8	Hubainisha mlango wa outclk utakaotumika kama chanzo cha extclk_out[1].

Kichupo cha Kuachia

Jedwali 3. Vigezo vya IOPLL IP Core - Cascading Tab3

Kigezo	Thamani ya Kisheria	Maelezo
Unda mawimbi ya 'kutoka' ili kuunganishwa na PLL ya chini ya mkondo	Washa au Zima	Washa ili uunde mlango wa_kutoka, ambao unaonyesha kuwa PLL hii ni chanzo na inaunganishwa na lengwa (mkondo wa chini) PLL.
Hubainisha ni outclk gani itatumika kama chanzo cha kuachia	0–8	Inabainisha chanzo cha kuporomoka.
Unda mawimbi ya adjpllin au cclk ili kuunganisha na PLL ya juu ya mkondo	Washa au Zima	Washa ili kuunda lango la ingizo, ambalo linaonyesha kuwa PLL hii ni fikio na inaunganishwa na chanzo (cha juu) PLL.

Kichupo cha Urekebishaji Kinachobadilika

Jedwali 4. Vigezo vya IOPLL IP Core - Kichupo cha Urekebishaji wa Nguvu

Kigezo	Thamani ya Kisheria	Maelezo
Washa usanidi upya unaobadilika wa PLL	Washa au Zima	Washa washa usanidi unaobadilika wa PLL hii (pamoja na PLL Reconfig Intel FPGA IP msingi).
Washa ufikiaji wa milango inayobadilika ya awamu	Washa au Zima	Washa kiolesura cha kuhama kwa awamu inayobadilika na PLL.
Chaguo la Kizazi cha MIF (3)	Tengeneza MIF mpya File, Ongeza Usanidi kwa MIF Iliyopo File, na Unda MIF File wakati wa Kizazi cha IP	Au unda .mif mpya file iliyo na usanidi wa sasa wa I/O PLL, au ongeza usanidi huu kwa .mif iliyopo file. Unaweza kutumia hii .mif file wakati wa kusanidi upya kwa nguvu ili kusanidi upya I/O PLL kwa mipangilio yake ya sasa.
Njia ya MIF Mpya file (4)	—	Ingiza eneo na file jina la mpya .mif file kuundwa.
Njia ya MIF Iliyopo file (5)	—	Ingiza eneo na file jina la .mif iliyopo file unakusudia kuongeza.
iliendelea…

1. Kigezo hiki kinapatikana tu wakati Washa usanidi upya unaobadilika wa PLL umewashwa.
2. Kigezo hiki kinapatikana tu wakati Unda MIF Mpya File imechaguliwa kama Kizazi cha MIF
   Chaguo.

   Kigezo	Thamani ya Kisheria	Maelezo
   Washa Shift ya Awamu Inayobadilika kwa Utiririshaji wa MIF (3)	Washa au Zima	Washa ili kuhifadhi sifa za mabadiliko ya awamu kwa usanidi upya wa PLL.
   Uchaguzi wa Kaunta ya DPS (6)	C0–C8, Wote C, or M	Huteua kihesabu ili kupitia mabadiliko ya awamu inayobadilika. M ni kihesabu cha maoni na C ni vihesabio vya baada ya mizani.
   Idadi ya Mabadiliko ya Awamu Inayobadilika (6)	1–7	Huchagua idadi ya nyongeza za mabadiliko ya awamu. Ukubwa wa nyongeza ya mabadiliko ya awamu moja ni sawa na 1/8 ya kipindi cha VCO. Thamani chaguo-msingi ni 1.
   Mwelekeo wa Kuhama kwa Awamu Inayobadilika (6)	Chanya or Hasi	Hubainisha mwelekeo wa mabadiliko ya awamu ya kuhifadhi kwenye PLL MIF.

3. Kigezo hiki kinapatikana tu wakati Ongeza Usanidi kwa MIF Iliyopo File imechaguliwa kama Chaguo la Kizazi cha MIF

IOPLL IP Core Parameters - Advanced Parameters Tab

Jedwali la 5. Vigezo vya IOPLL IP Core - Kichupo cha Vigezo vya Juu

Kigezo	Thamani ya Kisheria	Maelezo
Vigezo vya Juu	—	Huonyesha jedwali la mipangilio halisi ya PLL ambayo itatekelezwa kulingana na ingizo lako.

Maelezo ya Utendaji

• I/O PLL ni mfumo wa kudhibiti masafa ambayo hutoa saa ya kutoa kwa kujisawazisha kwa saa ya kuingiza sauti. PLL inalinganisha tofauti ya awamu kati ya mawimbi ya pembejeo na mawimbi ya sautitage-controlled oscillator (VCO) na kisha hufanya usawazishaji wa awamu ili kudumisha pembe ya awamu ya mara kwa mara (kufuli) kwenye mzunguko wa ishara ya pembejeo au kumbukumbu. Usawazishaji au kitanzi cha maoni hasi cha mfumo hulazimisha PLL kufungwa kwa awamu.
• Unaweza kusanidi PLL kama vizidishi mara kwa mara, vigawanyaji, vidhibiti, jenereta za kufuatilia, au mizunguko ya kurejesha saa. Unaweza kutumia PLL kuzalisha masafa thabiti, kurejesha mawimbi kutoka kwa njia ya mawasiliano yenye kelele, au kusambaza mawimbi ya saa katika muundo wako wote.

Misingi ya ujenzi ya PLL

Vitalu vikuu vya I/O PLL ni kigunduzi cha masafa ya awamu (PFD), pampu ya kuchaji, kichujio cha kitanzi, VCO, na vihesabio, kama vile kihesabu maoni (M), kihesabu cha awali (N), na baada ya- vihesabio vya mizani (C). Usanifu wa PLL unategemea kifaa unachotumia katika muundo wako.

Kigezo hiki kinapatikana tu wakati Washa Shift ya Awamu Inayobadilika kwa Utiririshaji wa MIF umewashwa.

Usanifu wa Kawaida wa I/O PLL

• Maneno yafuatayo hutumiwa kwa kawaida kuelezea tabia ya PLL:
  Muda wa kufunga PLL—pia unajulikana kama muda wa upataji wa PLL. Muda wa kufunga PLL ni wakati wa PLL kufikia masafa lengwa na uhusiano wa awamu baada ya kuwasha, baada ya mabadiliko ya mzunguko wa matokeo yaliyopangwa, au baada ya kuweka upya PLL. Kumbuka: Programu ya uigaji haina kielelezo cha wakati halisi wa kufunga PLL. Uigaji huonyesha muda wa kufunga kwa kasi isiyo halisi. Kwa vipimo halisi vya muda wa kufunga, rejelea hifadhidata ya kifaa.
• Azimio la PLL—thamani ya chini ya nyongeza ya masafa ya PLL VCO. Idadi ya biti katika kaunta za M na N huamua thamani ya azimio la PLL.
• PLL sampkiwango-kifungu cha FREFampmzunguko wa ling unaohitajika kufanya marekebisho ya awamu na frequency katika PLL. Sehemu ya PLLampkiwango cha le ni fREF /N.

Kufuli ya PLL

Kufuli ya PLL inategemea mawimbi mawili ya pembejeo katika kigunduzi cha mzunguko wa awamu. Ishara ya kufuli ni pato lisilolingana la PLL. Idadi ya mizunguko inayohitajika ili kuweka lango la mawimbi ya kufuli inategemea saa ya kuingiza sauti ya PLL ambayo husawazisha mzunguko wa kufuli. Gawanya muda wa juu zaidi wa kufunga PLL kwa kipindi cha saa ya kuingiza data ya PLL ili kukokotoa idadi ya mizunguko ya saa inayohitajika ili kuweka lango la ishara ya kufuli.

Njia za Uendeshaji

Msingi wa IP IOPLL inasaidia aina sita tofauti za maoni ya saa. Kila modi inaruhusu kuzidisha na kugawanya saa, kuhama kwa awamu, na upangaji wa mzunguko wa wajibu.

Saa za Pato

• Kiini cha IPLL cha IP kinaweza kutoa hadi mawimbi ya matokeo ya saa tisa. Ishara za matokeo ya saa zinazozalishwa huweka saa ya msingi au vitalu vya nje nje ya msingi.
• Unaweza kutumia mawimbi ya kuweka upya kuweka upya thamani ya saa ya pato hadi 0 na kuzima saa za kutoa za PLL.
• Kila saa inayotolewa ina seti ya mipangilio iliyoombwa ambapo unaweza kubainisha thamani zinazohitajika za marudio ya utoaji, mabadiliko ya awamu na mzunguko wa wajibu. Mipangilio inayotakiwa ni mipangilio ambayo ungependa kutekeleza katika muundo wako.
• Thamani halisi za mzunguko, mabadiliko ya awamu, na mzunguko wa wajibu ni mipangilio ya karibu zaidi (kadirio bora zaidi ya mipangilio inayotakiwa) ambayo inaweza kutekelezwa katika mzunguko wa PLL.

Ubadilishaji wa Saa ya Marejeleo

Kipengele cha ubadilishaji wa saa ya marejeleo huruhusu PLL kubadili kati ya saa mbili za marejeleo. Tumia kipengele hiki kwa upunguzaji wa saa, au kwa matumizi ya kikoa cha saa mbili kama vile kwenye mfumo. Mfumo unaweza kuwasha saa isiyohitajika ikiwa saa ya msingi itaacha kufanya kazi.
Kwa kutumia kipengele cha kubadili saa ya marejeleo, unaweza kubainisha marudio ya saa ya pili ya kuingiza data, na uchague hali na ucheleweshaji wa ubadilishaji.

Kipengele cha kugundua upotezaji wa saa na kizuizi cha ubadilishaji wa saa ya marejeleo kina vitendaji vifuatavyo:

• Hufuatilia hali ya saa ya marejeleo. Ikiwa saa ya marejeleo itashindwa, saa hubadilika kiotomatiki hadi chanzo cha ingizo cha saa chelezo. Saa husasisha hali ya ishara za clkbad na activeclk ili kuarifu tukio hilo.
• Hubadilisha saa ya marejeleo na kurudi kati ya masafa mawili tofauti. Tumia mawimbi ya kuzima ili kudhibiti kitendo cha kubadili wewe mwenyewe. Baada ya ubadilishaji kutokea, PLL inaweza kupoteza kufuli kwa muda na kupitia mchakato wa kuhesabu.

Utoaji wa PLL-to-PLL

Ukipunguza PLL katika muundo wako, chanzo (mkondo wa juu) PLL lazima kiwe na mpangilio wa kipimo data cha chini, ilhali inakoenda (mkondo wa chini) PLL lazima iwe na mpangilio wa kipimo data cha juu. Wakati wa kuachia, matokeo ya chanzo PLL hutumika kama saa ya marejeleo (ingizo) ya PLL lengwa. Mipangilio ya kipimo data cha PLL zilizopigwa lazima iwe tofauti. Ikiwa mipangilio ya kipimo data cha PLL zilizopigwa ni sawa, PLL zilizopigwa zinaweza amplify awamu ya kelele katika masafa fulani.Chanzo cha saa ya kuingiza data ya adjpllin hutumika kwa kuachia kati ya PLL za sehemu zinazoweza kuvunjika.

Bandari

Jedwali 6. IOPLL IP Core Ports

Kigezo	Aina	Hali	Maelezo
refclk	Ingizo	Inahitajika	Chanzo cha saa ya marejeleo ambacho huendesha I/O PLL.
kwanza	Ingizo	Inahitajika	Mlango wa kuweka upya usiolandanishi kwa saa za kutoa. Endesha mlango huu juu ili kuweka upya saa zote za kutoa hadi thamani ya 0. Lazima uunganishe mlango huu kwa mawimbi ya udhibiti wa mtumiaji.
fbclk	Ingizo	Hiari	Lango la ingizo la maoni ya nje la I/O PLL. Msingi wa IP IOPLL huunda mlango huu wakati I/O PLL inafanya kazi katika hali ya maoni ya nje au modi ya bafa ya kuchelewesha sifuri. Ili kukamilisha kitanzi cha maoni, muunganisho wa kiwango cha ubao lazima uunganishe mlango wa fbclk na mlango wa saa wa nje wa I/O PLL.
fboutclk	Pato	Hiari	Lango linalolisha mlango wa fbclk kupitia sakiti ya kuiga. Lango la fboutclk linapatikana tu ikiwa I/O PLL iko katika hali ya maoni ya nje.
zdbfbclk	Maagizo	Hiari	Mlango wa kuelekeza pande mbili unaounganishwa na mzunguko wa kuiga. Lango hili lazima liunganishwe na pini inayoelekeza pande mbili ambayo imewekwa kwenye pin ya matokeo ya maoni chanya ya I/O PLL. Lango la zdbfbclk linapatikana tu ikiwa I/O PLL iko katika modi ya bafa ya sifuri. Ili kuepuka uakisi wa mawimbi unapotumia modi ya bafa ya kuchelewesha sifuri, usiweke alama za ubao kwenye pini ya I/O ya pande mbili.
imefungwa	Pato	Hiari	Msingi wa IP wa IOPLL huweka mlango huu juu wakati PLL inapata kufuli. Lango linabaki juu mradi tu IOPLL imefungwa. I/O PLL inadai lango lililofungwa wakati awamu na masafa ya saa ya marejeleo na saa ya maoni ni
iliendelea…

Kigezo	Aina	Hali	Maelezo
			sawa au ndani ya uvumilivu wa mzunguko wa kufuli. Wakati tofauti kati ya ishara mbili za saa inazidi uvumilivu wa mzunguko wa kufuli, I/O PLL inapoteza kufuli.
refclk1	Ingizo	Hiari	Chanzo cha saa ya marejeleo ya pili ambayo huendesha I/O PLL kwa kipengele cha ubadilishaji wa saa.
kuzima	Ingizo	Hiari	Weka mawimbi ya kuzima kuwa ya chini (1'b0) kwa angalau mizunguko ya saa 3 ili ubadilishe saa mwenyewe.
activeclk	Pato	Hiari	Mawimbi ya pato ili kuonyesha chanzo cha saa ya marejeleo kinatumiwa na I/O PLL.
clkbad	Pato	Hiari	Ishara ya pato inayoonyesha hali ya chanzo cha saa ya marejeleo ni nzuri au mbaya.
kuteleza_nje	Pato	Hiari	Ishara ya pato inayoingia kwenye mkondo wa I/O PLL.
adjpllin	Ingizo	Hiari	Mawimbi ya ingizo ambayo hutoa mipasho kutoka kwa I/O PLL ya juu.
outclk_[]	Pato	Hiari	Saa ya pato kutoka kwa I/O PLL.

Kumbukumbu za Mwongozo wa Mtumiaji wa IOPLL Intel FPGA IP

Ikiwa toleo la msingi la IP halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika

Toleo la IP Core	Mwongozo wa Mtumiaji
17.0	Mwongozo wa Mtumiaji wa Msingi wa IP wa Altera I/O-Locked Loop (Altera IOPLL).
16.1	Mwongozo wa Mtumiaji wa Msingi wa IP wa Altera I/O-Locked Loop (Altera IOPLL).
16.0	Mwongozo wa Mtumiaji wa Msingi wa IP wa Altera I/O-Locked Loop (Altera IOPLL).
15.0	Mwongozo wa Mtumiaji wa Msingi wa IP wa Altera I/O-Locked Loop (Altera IOPLL).

Historia ya Marekebisho ya Hati ya Mwongozo wa Mtumiaji wa IOPLL Intel FPGA IP Core

Toleo la Hati	Intel Quartus® Toleo la Prime	Mabadiliko
2019.06.24	18.1	Ilisasisha maelezo ya pembejeo za saa maalum katika Usanifu wa Kawaida wa I/O PLL mchoro.
2019.01.03	18.1	• Ilisasishwa Ufikiaji wa mlango wa pato wa PLL LVDS_CLK/LOADEN parameta katika Vigezo vya IOPLL IP Core - Tabo ya Mipangilio meza. • Ilisasisha maelezo ya mlango wa zdbfbclk katika IOPLL IP Core Bandari meza.
2018.09.28	18.1	• Ilisahihisha maelezo ya kuzima katika faili ya IOPLL IP Core Bandari meza. • Imebadilisha misimbo ifuatayo ya IP kulingana na uwekaji chapa mpya wa Intel: - Ilibadilisha msingi wa IP wa Altera IOPLL kuwa msingi wa IP wa IOPLL Intel FPGA. - Ilibadilishwa Altera PLL Reconfig msingi wa IP kuwa PLL Reconfig Intel FPGA IP msingi. - Ilibadilishwa msingi wa IP wa Arria 10 FPLL hadi fPLL Intel Arria 10/Cyclone 10 FPGA IP msingi.

Tarehe	Toleo	Mabadiliko
Juni 2017	2017.06.16	• Uwezo wa kutumia vifaa vya Intel Cyclone 10 GX umeongezwa. • Imebadilishwa jina kuwa Intel.
Desemba 2016	2016.12.05	Ilisasisha maelezo ya bandari ya kwanza ya msingi wa IP.
Juni 2016	2016.06.23	• Vigezo vya Msingi vya IP vilivyosasishwa - Jedwali la Kichupo cha Mipangilio. - Ilisasisha maelezo ya Ubadilishaji Mwongozo na Ubadilishaji Kiotomatiki kwa kutumia vigezo vya Kubatilisha Mwongozo. Ishara ya udhibiti wa ubadilishaji wa saa inafanya kazi chini. - Ilisasisha maelezo ya kigezo cha Kuchelewa kwa Switchover. • Vihesabio vilivyofafanuliwa vya M na C kwa kigezo cha Uteuzi wa Kaunta ya DPS katika Vigezo vya Msingi vya IP - Jedwali la Kichupo cha Urekebishaji Kinachobadilika. • Jina la kituo cha ubadilishaji wa saa limebadilishwa kutoka clkswitch hadi extwitch katika mchoro wa Usanifu wa Kawaida wa I/O PLL.
Mei 2016	2016.05.02	Vigezo vya Msingi vya IP vilivyosasishwa - Jedwali la Kichupo cha Urekebishaji wa Nguvu.
Mei 2015	2015.05.04	Ilisasisha maelezo ya Washa ufikiaji wa kigezo cha mlango wa kutoa PLL LVDS_CLK/LOADEN katika Vigezo vya Msingi vya IP - Jedwali la Kichupo cha Mipangilio. Imeongeza kiungo kwenye Kiolesura cha Mawimbi Kati ya Altera IOPLL na Altera LVDS SERDES IP Cores jedwali katika I/O na I/O ya Kasi ya Juu katika sura ya Vifaa 10 vya Arria.
Agosti 2014	2014.08.18	Kutolewa kwa awali.

Nyaraka / Rasilimali

Intel UG-01155 IOPLL FPGA IP Core [pdf] Mwongozo wa Mtumiaji UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Marejeleo

• Mwongozo wa Mtumiaji