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Cœurs IP Intel Chip ID FPGA

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Chaque FPGA Intel® pris en charge possède un ID de puce 64 bits unique. ID de puce Les cœurs IP Intel FPGA vous permettent de lire cet ID de puce pour l'identification de l'appareil.

Informations connexes

  • Présentation des cœurs IP Intel FPGA
    • Fournit des informations générales sur tous les cœurs IP Intel FPGA, y compris le paramétrage, la génération, la mise à niveau et la simulation des cœurs IP.
  • Génération d'un script de configuration de simulateur combiné
    • Créez des scripts de simulation qui ne nécessitent pas de mises à jour manuelles pour les mises à niveau du logiciel ou de la version IP.

Prise en charge des appareils

Cœurs IP Appareils pris en charge
ID de puce Cœur IP Intel Stratix® 10 FPGA Intel® Stratix 10
ID de puce unique Cœur IP Intel Arria® 10 FPGA Intel® Arria 10
ID de puce unique Intel Cyclone® 10 GX FPGA IP core Intel Cyclone 10 GX
ID de puce unique Intel MAX® 10 FPGA IP Intel MAX10
ID de puce unique Noyau IP Intel FPGA Stratix V Arria V Cyclone V

Informations connexes

  • ID de puce unique Intel MAX 10 FPGA IP Core

ID de puce Intel Stratix 10 FPGA IP Core

  • Cette section décrit le cœur IP FPGA Intel Stratix 10 Chip ID.

Description fonctionnelle

Le signal data_valid commence à l'état bas dans l'état initial où aucune donnée n'est lue à partir du périphérique. Après avoir envoyé une impulsion de haut en bas au port d'entrée readid, le Chip ID Intel Stratix 10 FPGA IP lit l'ID de puce unique. Après la lecture, le cœur IP affirme le signal data_valid pour indiquer que la valeur d'ID de puce unique au niveau du port de sortie est prête à être récupérée. L'opération se répète uniquement lorsque vous réinitialisez le cœur IP. Le port de sortie chip_id[63:0] conserve la valeur de l'ID de puce unique jusqu'à ce que vous reconfiguriez l'appareil ou réinitialisiez le cœur IP.

Note: Vous ne pouvez pas simuler le cœur IP d'ID de puce car le cœur IP reçoit la réponse sur les données d'ID de puce de SDM. Pour valider ce cœur IP, Intel vous recommande d'effectuer une évaluation matérielle.

Ports

Figure 1 : ID de puce Intel Stratix 10 FPGA IP Core Ports

Intel-Chip-ID-FPGA-IP-Cores-FIG-1

Tableau 2 : ID de puce Intel Stratix 10 FPGA IP Core Ports Description

Port E/S Taille (bit) Description
clkin Saisir 1 Fournit le signal d'horloge au bloc d'identification de puce. La fréquence maximale prise en charge est équivalente à votre horloge système.
réinitialiser Saisir 1 Réinitialisation synchrone qui réinitialise le cœur IP.

Pour réinitialiser le cœur IP, affirmez le signal de réinitialisation à l'état haut pendant au moins 10 cycles clkin.

data_valid Sortir 1 Indique que l'ID de puce unique est prêt à être récupéré. Si le signal est faible, le cœur IP est à l'état initial ou en cours de chargement de données à partir d'un identifiant de fusible. Une fois que le cœur IP affirme le signal, les données sont prêtes à être récupérées sur le port de sortie chip_id[63..0].
puce_id Sortir 64 Indique l'ID de puce unique en fonction de son emplacement d'ID de fusible respectif. Les données ne sont valides qu'après que le cœur IP affirme le signal data_valid.

La valeur à la mise sous tension est remise à 0.

Le port de sortie chip_id [63:0] conserve la valeur de l'ID de puce unique jusqu'à ce que vous reconfiguriez l'appareil ou réinitialisiez le cœur IP.

lire Saisir 1 Le signal readid est utilisé pour lire la valeur ID à partir de l'appareil. Chaque fois que le signal change de valeur de 1 à 0, le cœur IP déclenche l'opération de lecture de l'ID.

Vous devez ramener le signal à 0 lorsqu'il n'est pas utilisé. Pour démarrer l'opération de lecture de l'ID, faites monter le signal pendant au moins 3 cycles d'horloge, puis abaissez-le. Le cœur IP commence à lire la valeur de l'ID de la puce.

Accès à l'ID de puce Intel Stratix 10 FPGA IP via Signal Tap

Lorsque vous basculez le signal readid, le cœur IP Intel Stratix 10 FPGA de l'ID de puce commence à lire l'ID de la puce à partir du périphérique Intel Stratix 10. Lorsque l'ID de puce est prêt, le cœur IP FPGA Intel Stratix 10 d'ID de puce affirme le signal data_valid et termine le JTAG accéder.

Note: Laissez un délai équivalent à tCD2UM après la configuration complète de la puce avant d'essayer de lire l'identifiant unique de la puce. Reportez-vous à la fiche technique de l'appareil respectif pour la valeur tCD2UM.

Réinitialisation de l'ID de puce Intel Stratix 10 FPGA IP Core

Pour réinitialiser le cœur IP, vous devez activer le signal de réinitialisation pendant au moins dix cycles d'horloge.

Note

  1. Pour les périphériques Intel Stratix 10, ne réinitialisez pas le cœur IP avant au moins tCD2UM après l'initialisation complète de la puce. Reportez-vous à la fiche technique de l'appareil respectif pour la valeur tCD2UM.
  2. Pour les directives d'instanciation du cœur IP, vous devez vous référer à la section IP de la version de réinitialisation d'Intel Stratix 10 dans le Guide de l'utilisateur de configuration d'Intel Stratix 10.
Informations connexes

Guide de l'utilisateur de configuration d'Intel Stratix 10

  • Fournit plus d'informations sur Intel Stratix 10 Reset Release IP.

ID de puce Cœurs IP Intel FPGA

Cette section décrit les cœurs IP suivants

  • ID de puce unique Cœur IP Intel Arria 10 FPGA
  • ID de puce unique Noyau IP Intel Cyclone 10 GX FPGA
  • ID de puce unique Noyau IP Intel FPGA

Description fonctionnelle

Le signal data_valid commence à l'état bas dans l'état initial où aucune donnée n'est lue à partir du périphérique. Après avoir envoyé un signal d'horloge au port d'entrée clkin, le cœur IP Intel FPGA Chip ID lit l'ID de puce unique. Après la lecture, le cœur IP affirme le signal data_valid pour indiquer que la valeur d'ID de puce unique au niveau du port de sortie est prête à être récupérée. L'opération se répète uniquement lorsque vous réinitialisez le cœur IP. Le port de sortie chip_id[63:0] conserve la valeur de l'ID de puce unique jusqu'à ce que vous reconfiguriez l'appareil ou réinitialisiez le cœur IP.

Note: Le cœur IP Intel Chip ID n'a pas de modèle de simulation files. Pour valider ce cœur IP, Intel vous recommande d'effectuer une évaluation matérielle.

Figure 2 : ID de puce Intel FPGA IP Core Ports

Intel-Chip-ID-FPGA-IP-Cores-FIG-2

Tableau 3 : ID de la puce Intel FPGA IP Core Ports Description

Port E/S Taille (bit) Description
clkin Saisir 1 Fournit le signal d'horloge au bloc d'identification de puce. Les fréquences maximales prises en charge sont les suivantes :

• Pour Intel Arria 10 et Intel Cyclone 10 GX : 30 MHz.

• Pour Intel MAX 10, Stratix V, Arria V et Cyclone V : 100 MHz.

réinitialiser Saisir 1 Réinitialisation synchrone qui réinitialise le cœur IP.

Pour réinitialiser le cœur IP, affirmez le signal de réinitialisation à l'état haut pendant au moins 10 cycles clkin(1).

Le port de sortie chip_id [63:0] conserve la valeur de l'ID de puce unique jusqu'à ce que vous reconfiguriez l'appareil ou réinitialisiez le cœur IP.

data_valid Sortir 1 Indique que l'ID de puce unique est prêt à être récupéré. Si le signal est faible, le cœur IP est à l'état initial ou en cours de chargement de données à partir d'un identifiant de fusible. Une fois que le cœur IP affirme le signal, les données sont prêtes à être récupérées sur le port de sortie chip_id[63..0].
puce_id Sortir 64 Indique l'ID de puce unique en fonction de son emplacement d'ID de fusible respectif. Les données ne sont valides qu'après que le cœur IP affirme le signal data_valid.

La valeur à la mise sous tension est remise à 0.

Accès à l'ID de puce unique Intel Arria 10 FPGA IP et à l'ID de puce unique Intel Cyclone 10 GX FPGA IP via Signal Tap

Note: L'ID de puce Intel Arria 10 et Intel Cyclone 10 GX est inaccessible si vous avez d'autres systèmes ou cœurs IP accédant au JTAG simultanément. Par exempleample, l'analyseur logique Signal Tap II, la boîte à outils de l'émetteur-récepteur, les signaux ou les sondes du système et le cœur IP du contrôleur SmartVID.

Lorsque vous basculez le signal de réinitialisation, les cœurs Unique Chip ID Intel Arria 10 FPGA IP et Unique Chip ID Intel Cyclone 10 GX FPGA IP commencent à lire l'ID de puce du périphérique Intel Arria 10 ou Intel Cyclone 10 GX. Lorsque l'ID de puce est prêt, les cœurs Unique Chip ID Intel Arria 10 FPGA IP et Unique Chip ID Intel Cyclone 10 GX FPGA IP affirment le signal data_valid et terminent le JTAG accéder.

Note: Laissez un délai équivalent à tCD2UM après la configuration complète de la puce avant d'essayer de lire l'identifiant unique de la puce. Reportez-vous à la fiche technique de l'appareil respectif pour la valeur tCD2UM.

Réinitialisation de l'ID de puce Intel FPGA IP Core

Pour réinitialiser le cœur IP, vous devez activer le signal de réinitialisation pendant au moins dix cycles d'horloge. Une fois que vous avez désactivé le signal de réinitialisation, le cœur IP relit l'ID de puce unique à partir du bloc d'ID de fusible. Le cœur IP affirme le signal data_valid après avoir terminé l'opération.

Note: Pour les appareils Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V et Cyclone V, ne réinitialisez pas le cœur IP avant au moins tCD2UM après l'initialisation complète de la puce. Reportez-vous à la fiche technique de l'appareil respectif pour la valeur tCD2UM.

Archives du guide de l'utilisateur des cœurs IP Intel FPGA Chip ID

Si une version IP core n'est pas répertoriée, le guide de l'utilisateur de la version IP core précédente s'applique.

Version de base IP Guide de l'utilisateur
18.1 ID de puce Guide de l'utilisateur des cœurs IP Intel FPGA
18.0 ID de puce Guide de l'utilisateur des cœurs IP Intel FPGA

Historique de révision du document pour le guide de l'utilisateur des cœurs IP Intel FPGA d'identification de puce

Version du document IntelQuartus® Version principale Changements
2022.09.26 20.3
  • Supprimé Meilleures pratiques de gestion de projet lien.
  • Mis à jour Description fonctionnelle dans Chip ID Intel Stratix 10 FPGA IP Core.
  • Mis à jour Description fonctionnelle dans Chip ID Intel FPGA IP Cores.
2020.10.05 20.3
  • Mise à jour de la description du clkin et des resetports dans le tableau : ID de la puce Intel FPGA IP Core Ports Description pour inclure les détails d'Intel MAX 10.
  • Mise à jour du Réinitialisation de l'ID de puce Intel FPGA IP Core section pour inclure la prise en charge du périphérique Intel MAX 10.
2019.05.17 19.1 Mise à jour du Réinitialisation de l'ID de puce Intel Stratix 10 FPGA IP Core sujet pour ajouter une deuxième note concernant les directives d'instanciation du cœur IP.
2019.02.19 18.1 Ajout de la prise en charge des périphériques Intel MAX 10 dans le Cœurs IP et appareils pris en charge tableau.
2018.12.24 18.1
  • Ajouté le Archives du guide de l'utilisateur des cœurs IP Intel FPGA Chip ID section.
  •  Restructuration du document pour fournir plus de détails sur les appareils pris en charge respectifs.
2018.06.08 18.0
  • Mise à jour de la description du port readid.
  • Mise à jour de la description du port de réinitialisation.
2018.05.07 18.0 Ajout du port readid pour le cœur IP Intel Stratix 10 FPGA IP Chip ID.

 

Date Version Changements
Décembre 2017 2017.12.11
  •  Titre du document mis à jour à partir de Altera Unique Chip ID IP Core Guide de l'utilisateur.
  • Ajouté Prise en charge des appareils section.
  •  Informations combinées et ajoutées de Altera Arria 10 Unique Chip ID IP Core Guide de l'utilisateur et Stratix 10 Unique Chip ID IP Core Guide de l'utilisateur.
  • Rebaptisé Intel.
  • Mis à jour Description fonctionnelle.
  • Ajout de la prise en charge des appareils Intel Cyclone 10 GX.
Mai 2016 2016.05.02
  •  Suppression des informations de base IP standard et ajout d'un lien vers le manuel Quartus Prime.
  • Note mise à jour sur la prise en charge des appareils Arria 10.
Septembre 2014 2014.09.02 • Titre du document mis à jour pour refléter le nouveau nom du noyau IP « Altera Unique Chip ID ».
Date Version Changements
Août 2014 2014.08.18
  • Mise à jour des étapes de paramétrage pour l'ancien éditeur de paramètres.
  • Ajout de la note que ce noyau IP ne prend pas en charge les conceptions Arria 10.
Juin 2014 2014.06.30
  • Remplacement des informations de MegaWizard Plug-In Manager par IP Catalog.
  • Ajout d'informations standard sur la mise à niveau des cœurs IP.
  • Ajout d'informations d'installation et de licence standard.
  • Suppression des informations obsolètes sur le niveau de prise en charge des appareils. La prise en charge des périphériques principaux IP est désormais disponible dans le catalogue IP et l'éditeur de paramètres.
Septembre 2013 2013.09.20 Mise à jour pour reformuler "Acquérir l'ID de puce d'un appareil FPGA" en "Acquérir l'ID de puce unique d'un appareil FPGA"
Mai 2013 1.0 Version initiale.

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Documents / Ressources

Cœurs IP Intel Chip ID FPGA [pdf] Guide de l'utilisateur
ID de puce Cœurs IP FPGA, ID de puce, Cœurs IP FPGA, Cœurs IP

Références

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