intel UG-01155 IOPLL FPGA IP కోర్ యూజర్ గైడ్

Intel Arria 10 మరియు Intel CycloneM 10 GX పరికరాల కోసం తొమ్మిది క్లాక్ అవుట్‌పుట్ సిగ్నల్‌లను ఉత్పత్తి చేస్తుంది.
రెండు రిఫరెన్స్ ఇన్‌పుట్ గడియారాల మధ్య మారుతుంది.

PLL క్యాస్కేడింగ్ మోడ్‌లో అప్‌స్ట్రీమ్ PLLతో కనెక్ట్ చేయడానికి ప్రక్కనే ఉన్న PLL (adjpllin) ఇన్‌పుట్‌కు మద్దతు ఇస్తుంది.
మెమరీ ఇనిషియలైజేషన్‌ను ఉత్పత్తి చేస్తుంది File (.mif) మరియు PLL డైనమిక్Vre కాన్ఫిగరేషన్‌ను అనుమతిస్తుంది.

PLL డైనమిక్ ఫేజ్ షిఫ్ట్‌కి మద్దతు ఇస్తుంది.

సంబంధిత సమాచారం

Intel FPGA IP కోర్లకు పరిచయం
Intel FPGA IP కోర్లు మరియు పారామీటర్ ఎడిటర్ గురించి మరింత సమాచారాన్ని అందిస్తుంది.
9వ పేజీలో ఆపరేషన్ మోడ్‌లు

10వ పేజీలో అవుట్‌పుట్ గడియారాలు
10వ పేజీలో సూచన గడియార మార్పిడి

11వ పేజీలో PLL-to-PLL క్యాస్కేడింగ్
IOPLL Intel FPGA IP కోర్ యూజర్ గైడ్ ఆర్కైవ్స్ పేజీ 12లో

IOPLL Intel FPGA IP కోర్ యొక్క మునుపటి సంస్కరణల కోసం వినియోగదారు గైడ్‌ల జాబితాను అందిస్తుంది.

పరికరం కుటుంబ మద్దతు

IOPLL IP కోర్ Intel Arria 10 మరియు Intel సైక్లోన్ 10 GX పరికర కుటుంబాలకు మాత్రమే మద్దతు ఇస్తుంది.

IOPLL IP కోర్ పారామితులు

IOPLL IP కోర్ పారామీటర్ ఎడిటర్ IP కేటలాగ్ యొక్క PLL వర్గంలో కనిపిస్తుంది.

పరామితి	చట్టపరమైన విలువ	వివరణ
పరికర కుటుంబం	ఇంటెల్ అరియా 10, ఇంటెల్ తుఫాను 10 GX	పరికర కుటుంబాన్ని నిర్దేశిస్తుంది.
భాగం	—	లక్ష్య పరికరాన్ని నిర్దేశిస్తుంది.
స్పీడ్ గ్రేడ్	—	లక్షిత పరికరం కోసం స్పీడ్ గ్రేడ్‌ను పేర్కొంటుంది.
PLL మోడ్	పూర్ణాంకం-N PLL	IOPLL IP కోర్ కోసం ఉపయోగించే మోడ్‌ను పేర్కొంటుంది. చట్టపరమైన ఎంపిక మాత్రమే పూర్ణాంకం-N PLL. మీకు పాక్షిక PLL అవసరమైతే, మీరు తప్పనిసరిగా fPLL Intel Arria 10/Cyclone 10 FPGA IP కోర్‌ని ఉపయోగించాలి.
రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ	—	MHzలో ఇన్‌పుట్ క్లాక్, refclk కోసం ఇన్‌పుట్ ఫ్రీక్వెన్సీని పేర్కొంటుంది. డిఫాల్ట్ విలువ 100.0 MHz. కనిష్ట మరియు గరిష్ట విలువ ఎంచుకున్న పరికరంపై ఆధారపడి ఉంటుంది.
లాక్ చేయబడిన అవుట్‌పుట్ పోర్ట్‌ను ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	లాక్ చేయబడిన పోర్ట్‌ను ప్రారంభించడానికి ఆన్ చేయండి.
భౌతిక అవుట్‌పుట్ క్లాక్ పారామితులను ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	కావలసిన అవుట్‌పుట్ క్లాక్ ఫ్రీక్వెన్సీని పేర్కొనడానికి బదులుగా భౌతిక PLL కౌంటర్ పారామితులను నమోదు చేయడానికి ఆన్ చేయండి.
ఆపరేషన్ మోడ్	ప్రత్యక్షంగా, బాహ్య అభిప్రాయం, సాధారణ, మూలం సమకాలిక, సున్నా ఆలస్యం బఫర్, లేదా ఎల్విడిలు	PLL యొక్క కార్యాచరణను నిర్దేశిస్తుంది. డిఫాల్ట్ ఆపరేషన్ ప్రత్యక్షంగా మోడ్. • మీరు ఎంచుకుంటే ప్రత్యక్షంగా మోడ్, PLL ఫీడ్‌బ్యాక్ పాత్ యొక్క పొడవును PLL అవుట్‌పుట్‌లో అతిచిన్న జిట్టర్‌ను ఉత్పత్తి చేయడానికి తగ్గిస్తుంది. PLL యొక్క అంతర్గత-గడియారం మరియు బాహ్య-గడియార అవుట్‌పుట్‌లు PLL క్లాక్ ఇన్‌పుట్‌కు సంబంధించి దశలవారీగా మార్చబడతాయి. ఈ మోడ్‌లో, PLL ఏ క్లాక్ నెట్‌వర్క్‌లకు పరిహారం ఇవ్వదు. • మీరు ఎంచుకుంటే సాధారణ మోడ్, క్లాక్ అవుట్‌పుట్ ఉపయోగించే అంతర్గత క్లాక్ నెట్‌వర్క్ ఆలస్యం కోసం PLL భర్తీ చేస్తుంది. PLL బాహ్య క్లాక్ అవుట్‌పుట్ పిన్‌ను డ్రైవ్ చేయడానికి కూడా ఉపయోగించినట్లయితే, అవుట్‌పుట్ పిన్‌పై సిగ్నల్ యొక్క సంబంధిత దశ మార్పు జరుగుతుంది. • మీరు ఎంచుకుంటే మూలం సమకాలిక మోడ్, పిన్ నుండి I/O ఇన్‌పుట్ రిజిస్టర్‌కి గడియారం ఆలస్యం పిన్ నుండి I/O ఇన్‌పుట్ రిజిస్టర్‌కి డేటా ఆలస్యంతో సరిపోతుంది. • మీరు ఎంచుకుంటే బాహ్య అభిప్రాయం మోడ్, మీరు తప్పనిసరిగా fbclk ఇన్‌పుట్ పోర్ట్‌ను ఇన్‌పుట్ పిన్‌కి కనెక్ట్ చేయాలి. బోర్డు-స్థాయి కనెక్షన్ తప్పనిసరిగా ఇన్‌పుట్ పిన్ మరియు బాహ్య క్లాక్ అవుట్‌పుట్ పోర్ట్, fboutclk రెండింటినీ కనెక్ట్ చేయాలి. fbclk పోర్ట్ ఇన్‌పుట్ క్లాక్‌తో సమలేఖనం చేయబడింది. • మీరు ఎంచుకుంటే సున్నా ఆలస్యం బఫర్ మోడ్, PLL తప్పనిసరిగా బాహ్య క్లాక్ అవుట్‌పుట్ పిన్‌ను అందించాలి మరియు ఆ పిన్ ప్రవేశపెట్టిన ఆలస్యాన్ని భర్తీ చేయాలి. పిన్‌పై గమనించిన సిగ్నల్ ఇన్‌పుట్ క్లాక్‌కి సమకాలీకరించబడుతుంది. PLL క్లాక్ అవుట్‌పుట్ altbidir పోర్ట్‌కి కనెక్ట్ అవుతుంది మరియు zdbfbclkని అవుట్‌పుట్ పోర్ట్‌గా డ్రైవ్ చేస్తుంది. PLL అంతర్గత క్లాక్ నెట్‌వర్క్‌ను కూడా డ్రైవ్ చేస్తే, ఆ నెట్‌వర్క్ యొక్క సంబంధిత దశ మార్పు జరుగుతుంది. • మీరు ఎంచుకుంటే ఎల్విడిలు మోడ్, అంతర్గత SERDES క్యాప్చర్ రిజిస్టర్‌లో పిన్‌ల యొక్క అదే డేటా మరియు క్లాక్ టైమింగ్ రిలేషన్‌షిప్ నిర్వహించబడుతుంది. మోడ్ LVDS క్లాక్ నెట్‌వర్క్‌లో మరియు డేటా పిన్ మరియు క్లాక్ ఇన్‌పుట్ పిన్ మధ్య SERDES క్యాప్చర్ రిజిస్టర్ పాత్‌లలో ఆలస్యాలను భర్తీ చేస్తుంది.
గడియారాల సంఖ్య	1–9	PLL డిజైన్‌లో ప్రతి పరికరానికి అవసరమైన అవుట్‌పుట్ గడియారాల సంఖ్యను పేర్కొంటుంది. అవుట్‌పుట్ ఫ్రీక్వెన్సీ, ఫేజ్ షిఫ్ట్ మరియు డ్యూటీ సైకిల్ కోసం అభ్యర్థించిన సెట్టింగ్‌లు ఎంచుకున్న గడియారాల సంఖ్య ఆధారంగా చూపబడతాయి.
VCO ఫ్రీక్వెన్సీని పేర్కొనండి	ఆన్ లేదా ఆఫ్ చేయండి	VCO ఫ్రీక్వెన్సీని పేర్కొన్న విలువకు పరిమితం చేయడానికి మిమ్మల్ని అనుమతిస్తుంది. LVDS బాహ్య మోడ్ కోసం PLLని సృష్టించేటప్పుడు లేదా నిర్దిష్ట డైనమిక్ ఫేజ్ షిఫ్ట్ స్టెప్ సైజ్ కావాలనుకుంటే ఇది ఉపయోగపడుతుంది.
*కొనసాగింది…*

పరామితి	చట్టపరమైన విలువ	వివరణ
VCO ఫ్రీక్వెన్సీ (1)	—	• ఎప్పుడు భౌతిక అవుట్‌పుట్ క్లాక్ పారామితులను ప్రారంభించండి ఆన్ చేయబడింది- విలువల ఆధారంగా VCO ఫ్రీక్వెన్సీని ప్రదర్శిస్తుంది రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ, గుణకారం (M-కౌంటర్), మరియు డివైడ్ ఫ్యాక్టర్ (N-కౌంటర్). • ఎప్పుడు భౌతిక అవుట్‌పుట్ క్లాక్ పారామితులను ప్రారంభించండి ఆఫ్ చేయబడింది- VCO ఫ్రీక్వెన్సీ కోసం అభ్యర్థించిన విలువను పేర్కొనడానికి మిమ్మల్ని అనుమతిస్తుంది. డిఫాల్ట్ విలువ 600.0 MHz.
గడియారానికి గ్లోబల్ పేరు ఇవ్వండి	ఆన్ లేదా ఆఫ్ చేయండి	అవుట్‌పుట్ క్లాక్ పేరు పేరు మార్చడానికి మిమ్మల్ని అనుమతిస్తుంది.
గడియారం పేరు	—	సారాంశ రూపకల్పన పరిమితుల (SDC) కోసం వినియోగదారు గడియారం పేరు.
కావలసిన ఫ్రీక్వెన్సీ	—	MHzలో సంబంధిత అవుట్‌పుట్ క్లాక్ పోర్ట్, outclk[] యొక్క అవుట్‌పుట్ క్లాక్ ఫ్రీక్వెన్సీని పేర్కొంటుంది. డిఫాల్ట్ విలువ 100.0 MHz. కనిష్ట మరియు గరిష్ట విలువలు ఉపయోగించిన పరికరంపై ఆధారపడి ఉంటాయి. PLL మొదటి ఆరు దశాంశ స్థానాల్లోని సంఖ్యలను మాత్రమే చదువుతుంది.
వాస్తవ ఫ్రీక్వెన్సీ	—	మీరు సాధించగల ఫ్రీక్వెన్సీల జాబితా నుండి వాస్తవ అవుట్‌పుట్ క్లాక్ ఫ్రీక్వెన్సీని ఎంచుకోవడానికి మిమ్మల్ని అనుమతిస్తుంది. డిఫాల్ట్ విలువ అనేది కావలసిన ఫ్రీక్వెన్సీకి దగ్గరగా సాధించగల ఫ్రీక్వెన్సీ.
దశ షిఫ్ట్ యూనిట్లు	ps or డిగ్రీలు	సంబంధిత అవుట్‌పుట్ క్లాక్ పోర్ట్ కోసం ఫేజ్ షిఫ్ట్ యూనిట్‌ను పేర్కొంటుంది, outclk[], picoseconds (ps) లేదా డిగ్రీలలో.
కోరుకున్న దశ షిఫ్ట్	—	దశ మార్పు కోసం అభ్యర్థించిన విలువను పేర్కొంటుంది. డిఫాల్ట్ విలువ 0 పి.ఎస్.
వాస్తవ దశ షిఫ్ట్	—	మీరు సాధించగల దశ మార్పు విలువల జాబితా నుండి వాస్తవ దశ మార్పును ఎంచుకోవడానికి మిమ్మల్ని అనుమతిస్తుంది. డిఫాల్ట్ విలువ అనేది కావలసిన ఫేజ్ షిఫ్ట్‌కి దగ్గరగా సాధించగలిగే దశ మార్పు.
కోరుకున్న డ్యూటీ సైకిల్	0.0–100.0	విధి చక్రం కోసం అభ్యర్థించిన విలువను పేర్కొంటుంది. డిఫాల్ట్ విలువ 50.0%.
వాస్తవ విధి చక్రం	—	మీరు సాధించగల డ్యూటీ సైకిల్ విలువల జాబితా నుండి వాస్తవ విధి చక్రాన్ని ఎంచుకోవడానికి మిమ్మల్ని అనుమతిస్తుంది. డిఫాల్ట్ విలువ అనేది కోరుకున్న డ్యూటీ సైకిల్‌కు దగ్గరగా సాధించగల డ్యూటీ సైకిల్.
గుణకారం (M-కౌంటర్) (2)	4–511	M-కౌంటర్ యొక్క గుణకార కారకాన్ని నిర్దేశిస్తుంది. M కౌంటర్ యొక్క చట్టపరమైన పరిధి 4–511. అయినప్పటికీ, కనీస చట్టపరమైన PFD ఫ్రీక్వెన్సీ మరియు గరిష్ట చట్టపరమైన VCO ఫ్రీక్వెన్సీపై పరిమితులు ప్రభావవంతమైన M కౌంటర్ పరిధిని 4–160కి పరిమితం చేస్తాయి.
డివైడ్ ఫ్యాక్టర్ (N-కౌంటర్) (2)	1–511	N-కౌంటర్ యొక్క విభజన కారకాన్ని నిర్దేశిస్తుంది. N కౌంటర్ యొక్క చట్టపరమైన పరిధి 1–511. అయినప్పటికీ, కనీస చట్టపరమైన PFD ఫ్రీక్వెన్సీపై పరిమితులు N కౌంటర్ యొక్క ప్రభావవంతమైన పరిధిని 1–80కి పరిమితం చేస్తాయి.
డివైడ్ ఫ్యాక్టర్ (సి-కౌంటర్) (2)	1–511	అవుట్‌పుట్ క్లాక్ (సి-కౌంటర్) కోసం డివైడ్ ఫ్యాక్టర్‌ను పేర్కొంటుంది.

భౌతిక అవుట్‌పుట్ క్లాక్ పారామీటర్‌లను ప్రారంభించు ఆపివేయబడినప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది.

భౌతిక అవుట్‌పుట్ క్లాక్ పారామితులను ప్రారంభించు ఆన్‌లో ఉన్నప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది.

IOPLL IP కోర్ పారామితులు - సెట్టింగ్‌ల ట్యాబ్

టేబుల్ 2. IOPLL IP కోర్ పారామితులు - సెట్టింగ్‌ల ట్యాబ్

పరామితి	చట్టపరమైన విలువ	వివరణ
PLL బ్యాండ్‌విడ్త్ ప్రీసెట్	తక్కువ, మధ్యస్థం, లేదా అధిక	PLL బ్యాండ్‌విడ్త్ ప్రీసెట్ సెట్టింగ్‌ను పేర్కొంటుంది. డిఫాల్ట్ ఎంపిక తక్కువ.
PLL స్వీయ రీసెట్	ఆన్ లేదా ఆఫ్ చేయండి	లాక్ కోల్పోయినప్పుడు PLLని స్వయంచాలకంగా స్వీయ-రీసెట్ చేస్తుంది.
రెండవ ఇన్‌పుట్ clk 'refclk1'ని సృష్టించండి	ఆన్ లేదా ఆఫ్ చేయండి	మీ అసలు రిఫరెన్స్ గడియారంతో మారగల మీ PLLకి జోడించబడిన బ్యాకప్ గడియారాన్ని అందించడానికి ఆన్ చేయండి.
రెండవ సూచన గడియారం ఫ్రీక్వెన్సీ	—	రెండవ ఇన్‌పుట్ క్లాక్ సిగ్నల్ యొక్క ఫ్రీక్వెన్సీని ఎంచుకుంటుంది. డిఫాల్ట్ విలువ 100.0 MHz. కనిష్ట మరియు గరిష్ట విలువ ఉపయోగించిన పరికరంపై ఆధారపడి ఉంటుంది.
ఉపయోగంలో ఉన్న ఇన్‌పుట్ గడియారాన్ని సూచించడానికి 'active_clk' సిగ్నల్‌ను సృష్టించండి	ఆన్ లేదా ఆఫ్ చేయండి	Activeclk అవుట్‌పుట్‌ని సృష్టించడానికి ఆన్ చేయండి. Activeclk అవుట్‌పుట్ PLL ద్వారా ఉపయోగంలో ఉన్న ఇన్‌పుట్ గడియారాన్ని సూచిస్తుంది. అవుట్‌పుట్ సిగ్నల్ తక్కువ refclkని సూచిస్తుంది మరియు అవుట్‌పుట్ సిగ్నల్ ఎక్కువ refclk1ని సూచిస్తుంది.
ప్రతి ఇన్‌పుట్ గడియారాల కోసం 'clkbad' సిగ్నల్‌ను సృష్టించండి	ఆన్ లేదా ఆఫ్ చేయండి	రెండు clkbad అవుట్‌పుట్‌లను సృష్టించడానికి ఆన్ చేయండి, ప్రతి ఇన్‌పుట్ గడియారానికి ఒకటి. అవుట్‌పుట్ సిగ్నల్ తక్కువ గడియారం పని చేస్తుందని సూచిస్తుంది మరియు అవుట్‌పుట్ సిగ్నల్ ఎక్కువ గడియారం పనిచేయడం లేదని సూచిస్తుంది.
స్విచ్ ఓవర్ మోడ్	ఆటోమేటిక్ స్విచ్ ఓవర్, మాన్యువల్ స్విచ్ ఓవర్, లేదా మాన్యువల్ ఓవర్‌రైడ్‌తో ఆటోమేటిక్ స్విచ్చోవర్	డిజైన్ అప్లికేషన్ కోసం స్విచ్ ఓవర్ మోడ్‌ను పేర్కొంటుంది. IP మూడు స్విచ్‌ఓవర్ మోడ్‌లకు మద్దతు ఇస్తుంది: • మీరు ఎంచుకుంటే ఆటోమేటిక్ స్విచ్ ఓవర్ మోడ్, PLL సర్క్యూట్ ఎంచుకున్న రిఫరెన్స్ గడియారాన్ని పర్యవేక్షిస్తుంది. ఒక గడియారం ఆగిపోయినట్లయితే, సర్క్యూట్ స్వయంచాలకంగా కొన్ని క్లాక్ సైకిల్స్‌లో బ్యాకప్ గడియారానికి మారుతుంది మరియు స్థితి సంకేతాలు, clkbad మరియు activeclkని అప్‌డేట్ చేస్తుంది. • మీరు ఎంచుకుంటే మాన్యువల్ స్విచ్ ఓవర్ మోడ్, కంట్రోల్ సిగ్నల్, ఎక్స్‌ట్విచ్, లాజిక్ హై నుండి లాజిక్ తక్కువకి మారినప్పుడు మరియు కనీసం మూడు క్లాక్ సైకిల్స్‌కు తక్కువగా ఉన్నప్పుడు, ఇన్‌పుట్ క్లాక్ ఇతర గడియారానికి మారుతుంది. ఎక్స్‌ట్విచ్ FPGA కోర్ లాజిక్ లేదా ఇన్‌పుట్ పిన్ నుండి రూపొందించబడుతుంది. • మీరు ఎంచుకుంటే మాన్యువల్ ఓవర్‌రైడ్‌తో ఆటోమేటిక్ స్విచ్చోవర్ మోడ్, extswitch సిగ్నల్ తక్కువగా ఉన్నప్పుడు, ఇది ఆటోమేటిక్ స్విచ్ ఫంక్షన్‌ను భర్తీ చేస్తుంది. ఎక్స్‌ట్స్‌విచ్ తక్కువగా ఉన్నంత వరకు, తదుపరి స్విచ్‌ఓవర్ చర్య బ్లాక్ చేయబడుతుంది. ఈ మోడ్‌ని ఎంచుకోవడానికి, మీ రెండు క్లాక్ సోర్స్‌లు తప్పనిసరిగా రన్ అవుతూ ఉండాలి మరియు రెండు గడియారాల ఫ్రీక్వెన్సీ 20% కంటే ఎక్కువ తేడా ఉండకూడదు. రెండు గడియారాలు ఒకే ఫ్రీక్వెన్సీలో లేకుంటే, వాటి వ్యవధి వ్యత్యాసం 20% లోపు ఉంటే, గడియార నష్టం గుర్తింపు బ్లాక్ కోల్పోయిన గడియారాన్ని గుర్తించగలదు. PLL క్లాక్ ఇన్‌పుట్ స్విచ్‌ఓవర్ తర్వాత PLL చాలావరకు లాక్ అయిపోతుంది మరియు మళ్లీ లాక్ చేయడానికి సమయం కావాలి.
స్విచ్ ఓవర్ ఆలస్యం	0–7	స్విచ్‌ఓవర్ ప్రక్రియకు నిర్దిష్ట సైకిల్ ఆలస్యం జోడిస్తుంది. డిఫాల్ట్ విలువ 0.
PLL LVDS_CLK/ LOADEN అవుట్‌పుట్ పోర్ట్‌కి యాక్సెస్	వికలాంగుడు, LVDS_CLK/ని ప్రారంభించు లోడ్ 0, లేదా LVDS_CLK/ని ప్రారంభించు లోడ్ 0 & 1	ఎంచుకోండి LVDS_CLK/LOADEN 0ని ప్రారంభించండి or LVDS_CLK/ LOADEN 0 & 1ని ప్రారంభించండి PLL lvds_clk లేదా లోడ్ అవుట్‌పుట్ పోర్ట్‌ను ప్రారంభించడానికి. PLL బాహ్య PLLతో LVDS SERDES బ్లాక్‌ను ఫీడ్ చేసిన సందర్భంలో ఈ పరామితిని ప్రారంభిస్తుంది. LVDS పోర్ట్‌లతో I/O PLL outclk పోర్ట్‌లను ఉపయోగిస్తున్నప్పుడు, lvds_clk[0] మరియు loaden[3] పోర్ట్‌ల కోసం outclk[0,1..0,1] ఉపయోగించబడుతుంది, coreclk పోర్ట్‌ల కోసం outclk4ని ఉపయోగించవచ్చు.
PLL DPA అవుట్‌పుట్ పోర్ట్‌కి ప్రాప్యతను ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	PLL DPA అవుట్‌పుట్ పోర్ట్‌ను ప్రారంభించడానికి ఆన్ చేయండి.
*కొనసాగింది…*

పరామితి	చట్టపరమైన విలువ	వివరణ
PLL బాహ్య క్లాక్ అవుట్‌పుట్ పోర్ట్‌కి యాక్సెస్‌ని ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	PLL బాహ్య క్లాక్ అవుట్‌పుట్ పోర్ట్‌ను ప్రారంభించడానికి ఆన్ చేయండి.
extclk_out[0] మూలంగా ఏ outclkని ఉపయోగించాలో పేర్కొంటుంది	C0 – C8	extclk_out[0] సోర్స్‌గా ఉపయోగించాల్సిన outclk పోర్ట్‌ను పేర్కొంటుంది.
extclk_out[1] మూలంగా ఏ outclkని ఉపయోగించాలో పేర్కొంటుంది	C0 – C8	extclk_out[1] సోర్స్‌గా ఉపయోగించాల్సిన outclk పోర్ట్‌ను పేర్కొంటుంది.

క్యాస్కేడింగ్ ట్యాబ్

పట్టిక 3. IOPLL IP కోర్ పారామితులు - క్యాస్కేడింగ్ Tab3

పరామితి	చట్టపరమైన విలువ	వివరణ
దిగువ PLLతో కనెక్ట్ చేయడానికి 'క్యాస్కేడ్ అవుట్' సిగ్నల్‌ను సృష్టించండి	ఆన్ లేదా ఆఫ్ చేయండి	క్యాస్కేడ్_అవుట్ పోర్ట్‌ని సృష్టించడానికి ఆన్ చేయండి, ఇది ఈ PLL ఒక మూలమని మరియు గమ్యం (దిగువ) PLLతో కనెక్ట్ అవుతుందని సూచిస్తుంది.
ఏ outclkని క్యాస్కేడింగ్ సోర్స్‌గా ఉపయోగించాలో పేర్కొంటుంది	0–8	క్యాస్కేడింగ్ మూలాన్ని నిర్దేశిస్తుంది.
అప్‌స్ట్రీమ్ PLLతో కనెక్ట్ చేయడానికి adjpllin లేదా cclk సిగ్నల్‌ను సృష్టించండి	ఆన్ లేదా ఆఫ్ చేయండి	ఇన్‌పుట్ పోర్ట్‌ను సృష్టించడానికి ఆన్ చేయండి, ఇది ఈ PLL ఒక గమ్యస్థానమని మరియు సోర్స్ (అప్‌స్ట్రీమ్) PLLతో కనెక్ట్ అవుతుందని సూచిస్తుంది.

డైనమిక్ రీకాన్ఫిగరేషన్ ట్యాబ్

టేబుల్ 4. IOPLL IP కోర్ పారామితులు - డైనమిక్ రీకాన్ఫిగరేషన్ ట్యాబ్

పరామితి	చట్టపరమైన విలువ	వివరణ
PLL యొక్క డైనమిక్ రీకాన్ఫిగరేషన్‌ని ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	ఈ PLL యొక్క డైనమిక్ రీకాన్ఫిగరేషన్‌ను ప్రారంభించడాన్ని ఆన్ చేయండి (PLL Reconfig Intel FPGA IP కోర్‌తో కలిపి).
డైనమిక్ ఫేజ్ షిఫ్ట్ పోర్ట్‌లకు యాక్సెస్‌ని ప్రారంభించండి	ఆన్ లేదా ఆఫ్ చేయండి	PLLతో డైనమిక్ ఫేజ్ షిఫ్ట్ ఇంటర్‌ఫేస్‌ను ప్రారంభించడాన్ని ఆన్ చేయండి.
MIF జనరేషన్ ఎంపిక (3)	సృష్టించు కొత్త MIF File, ఇప్పటికే ఉన్న MIFకి కాన్ఫిగరేషన్‌ను జోడించండి File, మరియు MIFని సృష్టించండి File IP జనరేషన్ సమయంలో	కొత్త .mifని సృష్టించండి file I/O PLL యొక్క ప్రస్తుత కాన్ఫిగరేషన్‌ను కలిగి ఉంది లేదా ఈ కాన్ఫిగరేషన్‌ను ఇప్పటికే ఉన్న .mifకి జోడించండి file. మీరు ఈ .mif ను ఉపయోగించవచ్చు file I/O PLLని దాని ప్రస్తుత సెట్టింగ్‌లకు రీకాన్ఫిగర్ చేయడానికి డైనమిక్ రీకాన్ఫిగరేషన్ సమయంలో.
కొత్త MIFకి మార్గం file (4)	—	స్థానాన్ని నమోదు చేయండి మరియు file కొత్త .mif పేరు file సృష్టించాలి.
ఇప్పటికే ఉన్న MIFకి మార్గం file (5)	—	స్థానాన్ని నమోదు చేయండి మరియు file ఇప్పటికే ఉన్న .mif పేరు file మీరు జోడించాలనుకుంటున్నారు.
*కొనసాగింది…*

PLL యొక్క డైనమిక్ రీకాన్ఫిగరేషన్‌ని ప్రారంభించు ఆన్ చేసినప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది.

కొత్త MIFని రూపొందించినప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది File MIF జనరేషన్‌గా ఎంపిక చేయబడింది
ఎంపిక.

పరామితి	చట్టపరమైన విలువ	వివరణ
MIF స్ట్రీమింగ్ కోసం డైనమిక్ ఫేజ్ షిఫ్ట్‌ని ప్రారంభించండి (3)	ఆన్ లేదా ఆఫ్ చేయండి	PLL రీకాన్ఫిగరేషన్ కోసం డైనమిక్ ఫేజ్ షిఫ్ట్ ప్రాపర్టీలను స్టోర్ చేయడానికి ఆన్ చేయండి.
DPS కౌంటర్ ఎంపిక (6)	C0-C8, అన్ని సి, or M	డైనమిక్ ఫేజ్ షిఫ్ట్‌ని పొందేందుకు కౌంటర్‌ని ఎంచుకుంటుంది. M అనేది ఫీడ్‌బ్యాక్ కౌంటర్ మరియు C అనేది పోస్ట్-స్కేల్ కౌంటర్లు.
డైనమిక్ ఫేజ్ షిఫ్ట్‌ల సంఖ్య (6)	1–7	దశల మార్పు ఇంక్రిమెంట్ల సంఖ్యను ఎంచుకుంటుంది. సింగిల్ ఫేజ్ షిఫ్ట్ ఇంక్రిమెంట్ పరిమాణం VCO వ్యవధిలో 1/8కి సమానం. డిఫాల్ట్ విలువ 1.
డైనమిక్ ఫేజ్ షిఫ్ట్ డైరెక్షన్ (6)	సానుకూలమైనది or ప్రతికూలమైనది	PLL MIFలో నిల్వ చేయడానికి డైనమిక్ ఫేజ్ షిఫ్ట్ దిశను నిర్ణయిస్తుంది.

ఇప్పటికే ఉన్న MIFకి కాన్ఫిగరేషన్‌ను జోడించినప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది File MIF జనరేషన్ ఎంపికగా ఎంపిక చేయబడింది

IOPLL IP కోర్ పారామితులు - అధునాతన పారామితులు ట్యాబ్

టేబుల్ 5. IOPLL IP కోర్ పారామితులు - అధునాతన పారామితులు ట్యాబ్

పరామితి	చట్టపరమైన విలువ	వివరణ
అధునాతన పారామితులు	—	మీ ఇన్‌పుట్ ఆధారంగా అమలు చేయబడే భౌతిక PLL సెట్టింగ్‌ల పట్టికను ప్రదర్శిస్తుంది.

ఫంక్షనల్ వివరణ

I/O PLL అనేది ఫ్రీక్వెన్సీ-నియంత్రణ వ్యవస్థ, ఇది ఇన్‌పుట్ గడియారానికి సమకాలీకరించడం ద్వారా అవుట్‌పుట్ గడియారాన్ని ఉత్పత్తి చేస్తుంది. PLL ఇన్‌పుట్ సిగ్నల్ మరియు వాల్యూమ్ యొక్క అవుట్‌పుట్ సిగ్నల్ మధ్య దశ వ్యత్యాసాన్ని పోలుస్తుందిtagఇ-నియంత్రిత ఓసిలేటర్ (VCO) ఆపై ఇన్‌పుట్ లేదా రిఫరెన్స్ సిగ్నల్ యొక్క ఫ్రీక్వెన్సీపై స్థిరమైన దశ కోణాన్ని (లాక్) నిర్వహించడానికి దశ సమకాలీకరణను నిర్వహిస్తుంది. సిస్టమ్ యొక్క సమకాలీకరణ లేదా ప్రతికూల ఫీడ్‌బ్యాక్ లూప్ PLLని దశ-లాక్ చేయమని బలవంతం చేస్తుంది.
మీరు PLLలను ఫ్రీక్వెన్సీ మల్టిప్లైయర్‌లు, డివైడర్‌లు, డీమోడ్యులేటర్‌లు, ట్రాకింగ్ జనరేటర్‌లు లేదా క్లాక్ రికవరీ సర్క్యూట్‌లుగా కాన్ఫిగర్ చేయవచ్చు. మీరు స్థిరమైన ఫ్రీక్వెన్సీలను రూపొందించడానికి, ధ్వనించే కమ్యూనికేషన్ ఛానెల్ నుండి సిగ్నల్‌లను పునరుద్ధరించడానికి లేదా మీ డిజైన్‌లో క్లాక్ సిగ్నల్‌లను పంపిణీ చేయడానికి PLLలను ఉపయోగించవచ్చు.

PLL యొక్క బిల్డింగ్ బ్లాక్‌లు

I/O PLL యొక్క ప్రధాన బ్లాక్‌లు ఫేజ్ ఫ్రీక్వెన్సీ డిటెక్టర్ (PFD), ఛార్జ్ పంప్, లూప్ ఫిల్టర్, VCO మరియు కౌంటర్‌లు, ఫీడ్‌బ్యాక్ కౌంటర్ (M), ప్రీ-స్కేల్ కౌంటర్ (N) మరియు పోస్ట్- స్కేల్ కౌంటర్లు (సి). PLL ఆర్కిటెక్చర్ మీరు మీ డిజైన్‌లో ఉపయోగించే పరికరంపై ఆధారపడి ఉంటుంది.

MIF స్ట్రీమింగ్ కోసం డైనమిక్ ఫేజ్ షిఫ్ట్‌ని ప్రారంభించు ఆన్ చేసినప్పుడు మాత్రమే ఈ పరామితి అందుబాటులో ఉంటుంది.

సాధారణ I/O PLL ఆర్కిటెక్చర్

PLL యొక్క ప్రవర్తనను వివరించడానికి క్రింది పదాలు సాధారణంగా ఉపయోగించబడతాయి:
PLL లాక్ సమయం - PLL సముపార్జన సమయం అని కూడా పిలుస్తారు. PLL లాక్ సమయం అనేది PLLకి పవర్-అప్ తర్వాత, ప్రోగ్రామ్ చేయబడిన అవుట్‌పుట్ ఫ్రీక్వెన్సీ మార్పు తర్వాత లేదా PLL రీసెట్ తర్వాత టార్గెట్ ఫ్రీక్వెన్సీ మరియు ఫేజ్ రిలేషన్‌షిప్‌ను పొందే సమయం. గమనిక: అనుకరణ సాఫ్ట్‌వేర్ వాస్తవిక PLL లాక్ సమయాన్ని మోడల్ చేయదు. అనుకరణ అవాస్తవంగా వేగవంతమైన లాక్ సమయాన్ని చూపుతుంది. అసలు లాక్ టైమ్ స్పెసిఫికేషన్ కోసం, పరికర డేటాషీట్‌ని చూడండి.
PLL రిజల్యూషన్-PLL VCO యొక్క కనీస ఫ్రీక్వెన్సీ ఇంక్రిమెంట్ విలువ. M మరియు N కౌంటర్లలోని బిట్‌ల సంఖ్య PLL రిజల్యూషన్ విలువను నిర్ణయిస్తుంది.
PLL లుample రేటు - FREF లుampPLLలో దశ మరియు ఫ్రీక్వెన్సీ దిద్దుబాటును నిర్వహించడానికి లింగ్ ఫ్రీక్వెన్సీ అవసరం. PLL లుample రేటు fREF /N.

PLL లాక్

PLL లాక్ ఫేజ్ ఫ్రీక్వెన్సీ డిటెక్టర్‌లోని రెండు ఇన్‌పుట్ సిగ్నల్‌లపై ఆధారపడి ఉంటుంది. లాక్ సిగ్నల్ అనేది PLL ల యొక్క అసమకాలిక అవుట్‌పుట్. లాక్ సిగ్నల్‌ను గేట్ చేయడానికి అవసరమైన చక్రాల సంఖ్య PLL ఇన్‌పుట్ క్లాక్‌పై ఆధారపడి ఉంటుంది, ఇది గేటెడ్-లాక్ సర్క్యూట్రీని గడియారం చేస్తుంది. లాక్ సిగ్నల్‌ను గేట్ చేయడానికి అవసరమైన గడియార చక్రాల సంఖ్యను లెక్కించడానికి PLL యొక్క గరిష్ట లాక్ సమయాన్ని PLL ఇన్‌పుట్ గడియారం వ్యవధితో భాగించండి.

ఆపరేషన్ మోడ్‌లు

IOPLL IP కోర్ ఆరు వేర్వేరు క్లాక్ ఫీడ్‌బ్యాక్ మోడ్‌లకు మద్దతు ఇస్తుంది. ప్రతి మోడ్ గడియారం గుణకారం మరియు విభజన, దశ బదిలీ మరియు డ్యూటీ-సైకిల్ ప్రోగ్రామింగ్‌ను అనుమతిస్తుంది.

అవుట్‌పుట్ గడియారాలు

IOPLL IP కోర్ తొమ్మిది క్లాక్ అవుట్‌పుట్ సిగ్నల్‌లను రూపొందించగలదు. ఉత్పత్తి చేయబడిన క్లాక్ అవుట్‌పుట్ సిగ్నల్స్ కోర్ లేదా బాహ్య బ్లాక్‌లను కోర్ వెలుపల క్లాక్ చేస్తుంది.
అవుట్‌పుట్ క్లాక్ విలువను 0కి రీసెట్ చేయడానికి మరియు PLL అవుట్‌పుట్ గడియారాలను నిలిపివేయడానికి మీరు రీసెట్ సిగ్నల్‌ని ఉపయోగించవచ్చు.
ప్రతి అవుట్‌పుట్ గడియారం అభ్యర్థించిన సెట్టింగ్‌ల సమితిని కలిగి ఉంటుంది, ఇక్కడ మీరు అవుట్‌పుట్ ఫ్రీక్వెన్సీ, ఫేజ్ షిఫ్ట్ మరియు డ్యూటీ సైకిల్ కోసం కావలసిన విలువలను పేర్కొనవచ్చు. కావలసిన సెట్టింగ్‌లు మీరు మీ డిజైన్‌లో అమలు చేయాలనుకుంటున్న సెట్టింగ్‌లు.

ఫ్రీక్వెన్సీ, ఫేజ్ షిఫ్ట్ మరియు డ్యూటీ సైకిల్‌కి సంబంధించిన వాస్తవ విలువలు PLL సర్క్యూట్‌లో అమలు చేయగల అత్యంత సన్నిహిత సెట్టింగ్‌లు (కావలసిన సెట్టింగ్‌ల యొక్క ఉత్తమ సుమారుగా) ఉంటాయి.

రిఫరెన్స్ క్లాక్ స్విచ్చోవర్

రిఫరెన్స్ క్లాక్ స్విచ్‌ఓవర్ ఫీచర్ రెండు రిఫరెన్స్ ఇన్‌పుట్ క్లాక్‌ల మధ్య మారడానికి PLLని అనుమతిస్తుంది. క్లాక్ రిడెండెన్సీ కోసం లేదా సిస్టమ్‌లో వంటి డ్యూయల్ క్లాక్ డొమైన్ అప్లికేషన్ కోసం ఈ ఫీచర్‌ని ఉపయోగించండి. ప్రాథమిక గడియారం పనిచేయడం ఆపివేస్తే, సిస్టమ్ అనవసరమైన గడియారాన్ని ఆన్ చేయవచ్చు.
రిఫరెన్స్ క్లాక్ స్విచ్‌ఓవర్ ఫీచర్‌ని ఉపయోగించి, మీరు రెండవ ఇన్‌పుట్ క్లాక్ కోసం ఫ్రీక్వెన్సీని పేర్కొనవచ్చు మరియు స్విచ్‌ఓవర్ కోసం మోడ్ మరియు ఆలస్యాన్ని ఎంచుకోవచ్చు.

క్లాక్ లాస్ డిటెక్షన్ మరియు రిఫరెన్స్ క్లాక్ స్విచ్ ఓవర్ బ్లాక్ క్రింది విధులను కలిగి ఉన్నాయి:

సూచన గడియార స్థితిని పర్యవేక్షిస్తుంది. సూచన గడియారం విఫలమైతే, గడియారం స్వయంచాలకంగా బ్యాకప్ క్లాక్ ఇన్‌పుట్ సోర్స్‌కి మారుతుంది. ఈవెంట్‌ను హెచ్చరించడానికి గడియారం clkbad మరియు Activeclk సిగ్నల్‌ల స్థితిని అప్‌డేట్ చేస్తుంది.
రెండు వేర్వేరు పౌనఃపున్యాల మధ్య సూచన గడియారాన్ని ముందుకు వెనుకకు మారుస్తుంది. స్విచ్ చర్యను మాన్యువల్‌గా నియంత్రించడానికి extswitch సిగ్నల్‌ని ఉపయోగించండి. స్విచ్‌ఓవర్ సంభవించిన తర్వాత, PLL తాత్కాలికంగా లాక్‌ని కోల్పోవచ్చు మరియు గణన ప్రక్రియ ద్వారా వెళ్ళవచ్చు.

PLL-to-PLL క్యాస్కేడింగ్

మీరు మీ డిజైన్‌లో PLLలను క్యాస్కేడ్ చేస్తే, మూలం (అప్‌స్ట్రీమ్) PLL తప్పనిసరిగా తక్కువ బ్యాండ్‌విడ్త్ సెట్టింగ్‌ను కలిగి ఉండాలి, అయితే గమ్యం (డౌన్‌స్ట్రీమ్) PLL తప్పనిసరిగా హైబ్యాండ్‌విడ్త్ సెట్టింగ్‌ను కలిగి ఉండాలి. క్యాస్కేడింగ్ సమయంలో, సోర్స్ PLL యొక్క అవుట్‌పుట్ గమ్యం PLL యొక్క రిఫరెన్స్ క్లాక్ (ఇన్‌పుట్) వలె పనిచేస్తుంది. క్యాస్కేడ్ PLLల బ్యాండ్‌విడ్త్ సెట్టింగ్‌లు తప్పనిసరిగా భిన్నంగా ఉండాలి. క్యాస్కేడ్ PLLల బ్యాండ్‌విడ్త్ సెట్టింగ్‌లు ఒకేలా ఉంటే, క్యాస్కేడ్ చేయబడిన PLLలు ampనిర్దిష్ట పౌనఃపున్యాల వద్ద ఫేజ్ నాయిస్‌ను పెంచండి.అడ్జెప్లిన్ ఇన్‌పుట్ క్లాక్ సోర్స్ ఫ్రాక్చరబుల్ ఫ్రాక్షనల్ PLLల మధ్య ఇంటర్-క్యాస్కేడింగ్ కోసం ఉపయోగించబడుతుంది.

ఓడరేవులు

టేబుల్ 6. IOPLL IP కోర్ పోర్ట్‌లు

పరామితి	టైప్ చేయండి	పరిస్థితి	వివరణ
refclk	ఇన్పుట్	అవసరం	I/O PLLని నడిపించే సూచన గడియార మూలం.
మొదటి	ఇన్పుట్	అవసరం	అవుట్‌పుట్ క్లాక్‌ల కోసం అసమకాలిక రీసెట్ పోర్ట్. అన్ని అవుట్‌పుట్ గడియారాలను 0 విలువకు రీసెట్ చేయడానికి ఈ పోర్ట్‌ను హై డ్రైవ్ చేయండి. మీరు తప్పనిసరిగా ఈ పోర్ట్‌ను వినియోగదారు నియంత్రణ సిగ్నల్‌కి కనెక్ట్ చేయాలి.
fbclk	ఇన్పుట్	ఐచ్ఛికం	I/O PLL కోసం బాహ్య ఫీడ్‌బ్యాక్ ఇన్‌పుట్ పోర్ట్. IOPLL IP కోర్ I/O PLL బాహ్య ఫీడ్‌బ్యాక్ మోడ్ లేదా జీరో-డిలే బఫర్ మోడ్‌లో పనిచేస్తున్నప్పుడు ఈ పోర్ట్‌ను సృష్టిస్తుంది. ఫీడ్‌బ్యాక్ లూప్‌ను పూర్తి చేయడానికి, బోర్డు-స్థాయి కనెక్షన్ తప్పనిసరిగా fbclk పోర్ట్ మరియు I/O PLL యొక్క బాహ్య క్లాక్ అవుట్‌పుట్ పోర్ట్‌ను కనెక్ట్ చేయాలి.
fboutclk	అవుట్‌పుట్	ఐచ్ఛికం	మిమిక్ సర్క్యూట్రీ ద్వారా fbclk పోర్ట్‌ను ఫీడ్ చేసే పోర్ట్. I/O PLL బాహ్య ఫీడ్‌బ్యాక్ మోడ్‌లో ఉంటే మాత్రమే fboutclk పోర్ట్ అందుబాటులో ఉంటుంది.
zdbfbclk	ద్వైయాంశిక	ఐచ్ఛికం	మిమిక్ సర్క్యూట్రీకి కనెక్ట్ చేసే ద్వి దిశాత్మక పోర్ట్. ఈ పోర్ట్ తప్పనిసరిగా I/O PLL యొక్క సానుకూల ఫీడ్‌బ్యాక్ అంకితమైన అవుట్‌పుట్ పిన్‌పై ఉంచబడిన ద్వి దిశాత్మక పిన్‌కి కనెక్ట్ చేయాలి. I/O PLL జీరో-ఆలస్ బఫర్ మోడ్‌లో ఉంటే మాత్రమే zdbfbclk పోర్ట్ అందుబాటులో ఉంటుంది. జీరో-డిలే బఫర్ మోడ్‌ని ఉపయోగిస్తున్నప్పుడు సిగ్నల్ రిఫ్లెక్షన్‌ను నివారించడానికి, ద్వి దిశాత్మక I/O పిన్‌పై బోర్డు ట్రేస్‌లను ఉంచవద్దు.
లాక్ చేయబడింది	అవుట్‌పుట్	ఐచ్ఛికం	PLL లాక్‌ని పొందినప్పుడు IOPLL IP కోర్ ఈ పోర్ట్‌ను ఎక్కువగా నడుపుతుంది. IOPLL లాక్ చేయబడినంత వరకు పోర్ట్ ఎక్కువగా ఉంటుంది. సూచన గడియారం మరియు ఫీడ్‌బ్యాక్ గడియారం యొక్క దశలు మరియు పౌనఃపున్యాలు ఉన్నప్పుడు I/O PLL లాక్ చేయబడిన పోర్ట్‌ను నిర్ధారిస్తుంది
*కొనసాగింది…*

పరామితి	టైప్ చేయండి	పరిస్థితి	వివరణ
			అదే లేదా లాక్ సర్క్యూట్ టాలరెన్స్ లోపల. రెండు క్లాక్ సిగ్నల్‌ల మధ్య వ్యత్యాసం లాక్ సర్క్యూట్ టాలరెన్స్‌ను మించిపోయినప్పుడు, I/O PLL లాక్‌ని కోల్పోతుంది.
refclk1	ఇన్పుట్	ఐచ్ఛికం	క్లాక్ స్విచ్ ఓవర్ ఫీచర్ కోసం I/O PLLని నడిపించే రెండవ రిఫరెన్స్ క్లాక్ సోర్స్.
extswitch	ఇన్పుట్	ఐచ్ఛికం	గడియారాన్ని మాన్యువల్‌గా మార్చడానికి కనీసం 1 గడియార చక్రాల కోసం తక్కువ (0'b3) ఎక్స్‌ట్‌స్విచ్ సిగ్నల్‌ని నొక్కి చెప్పండి.
చురుకుగా	అవుట్‌పుట్	ఐచ్ఛికం	I/O PLL ద్వారా ఏ రిఫరెన్స్ క్లాక్ సోర్స్ ఉపయోగించబడుతుందో సూచించడానికి అవుట్‌పుట్ సిగ్నల్.
clkbad	అవుట్‌పుట్	ఐచ్ఛికం	రిఫరెన్స్ క్లాక్ సోర్స్ యొక్క స్థితి మంచిది లేదా చెడ్డదని సూచించే అవుట్‌పుట్ సిగ్నల్.
క్యాస్కేడ్_అవుట్	అవుట్‌పుట్	ఐచ్ఛికం	దిగువ I/O PLLకి ఫీడ్ చేసే అవుట్‌పుట్ సిగ్నల్.
adjpllin	ఇన్పుట్	ఐచ్ఛికం	అప్‌స్ట్రీమ్ I/O PLL నుండి ఫీడ్ చేసే ఇన్‌పుట్ సిగ్నల్.
outclk_[]	అవుట్‌పుట్	ఐచ్ఛికం	I/O PLL నుండి అవుట్‌పుట్ గడియారం.

IOPLL ఇంటెల్ FPGA IP కోర్ యూజర్ గైడ్ ఆర్కైవ్స్

IP కోర్ వెర్షన్ జాబితా చేయబడకపోతే, మునుపటి IP కోర్ వెర్షన్ కోసం యూజర్ గైడ్ వర్తిస్తుంది

IP కోర్ వెర్షన్	వినియోగదారు గైడ్
17.0	ఆల్టెరా I/O ఫేజ్-లాక్డ్ లూప్ (ఆల్టెరా IOPLL) IP కోర్ యూజర్ గైడ్
16.1	ఆల్టెరా I/O ఫేజ్-లాక్డ్ లూప్ (ఆల్టెరా IOPLL) IP కోర్ యూజర్ గైడ్
16.0	ఆల్టెరా I/O ఫేజ్-లాక్డ్ లూప్ (ఆల్టెరా IOPLL) IP కోర్ యూజర్ గైడ్
15.0	ఆల్టెరా I/O ఫేజ్-లాక్డ్ లూప్ (ఆల్టెరా IOPLL) IP కోర్ యూజర్ గైడ్

IOPLL Intel FPGA IP కోర్ యూజర్ గైడ్ కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ

డాక్యుమెంట్ వెర్షన్	ఇంటెల్ క్వార్టస్® ప్రైమ్ వెర్షన్	మార్పులు
2019.06.24	18.1	లో అంకితమైన క్లాక్ ఇన్‌పుట్‌ల కోసం వివరణ నవీకరించబడింది సాధారణ I/O PLL ఆర్కిటెక్చర్ రేఖాచిత్రం.
2019.01.03	18.1	• నవీకరించబడింది PLL LVDS_CLK/LOADEN అవుట్‌పుట్ పోర్ట్‌కి యాక్సెస్ లో పరామితి IOPLL IP కోర్ పారామితులు - సెట్టింగ్‌ల ట్యాబ్ పట్టిక. • లో zdbfbclk పోర్ట్ కోసం వివరణ నవీకరించబడింది IOPLL IP కోర్ పోర్ట్‌లు పట్టిక.
2018.09.28	18.1	• లో extswitch కోసం వివరణ సరిదిద్దబడింది IOPLL IP కోర్ పోర్ట్‌లు పట్టిక. • ఇంటెల్ రీబ్రాండింగ్ ప్రకారం కింది IP కోర్ల పేరు మార్చబడింది: — Altera IOPLL IP కోర్ IOPLL Intel FPGA IP కోర్‌కి మార్చబడింది. — Altera PLL Reconfig IP కోర్ PLL Reconfig Intel FPGA IP కోర్‌కి మార్చబడింది. — Arria 10 FPLL IP కోర్ fPLL Intel Arria 10/Cyclone 10 FPGA IP కోర్‌గా మార్చబడింది.

తేదీ	వెర్షన్	మార్పులు
జూన్ 2017	2017.06.16	• Intel సైక్లోన్ 10 GX పరికరాలకు మద్దతు జోడించబడింది. • ఇంటెల్ గా రీబ్రాండ్ చేయబడింది.
డిసెంబర్ 2016	2016.12.05	IP కోర్ యొక్క మొదటి పోర్ట్ వివరణ నవీకరించబడింది.
జూన్ 2016	2016.06.23	• నవీకరించబడిన IP కోర్ పారామీటర్లు – సెట్టింగ్‌ల ట్యాబ్ పట్టిక. - మాన్యువల్ ఓవర్‌రైడ్ పారామీటర్‌లతో మాన్యువల్ స్విచ్చోవర్ మరియు ఆటోమేటిక్ స్విచ్చోవర్ కోసం వివరణను నవీకరించబడింది. క్లాక్ స్విచ్‌ఓవర్ నియంత్రణ సిగ్నల్ సక్రియంగా తక్కువగా ఉంది. — స్విచ్చోవర్ ఆలస్యం పరామితి కోసం వివరణ నవీకరించబడింది. • IP కోర్ పారామితులలో DPS కౌంటర్ ఎంపిక పరామితి కోసం నిర్వచించబడిన M మరియు C కౌంటర్లు – డైనమిక్ రీకాన్ఫిగరేషన్ ట్యాబ్ పట్టిక. • సాధారణ I/O PLL ఆర్కిటెక్చర్ రేఖాచిత్రంలో క్లాక్ స్విచ్‌ఓవర్ పోర్ట్ పేరు clkswitch నుండి extswitchకి మార్చబడింది.
మే 2016	2016.05.02	నవీకరించబడిన IP కోర్ పారామీటర్లు - డైనమిక్ రీకాన్ఫిగరేషన్ ట్యాబ్ పట్టిక.
మే 2015	2015.05.04	IP కోర్ పారామీటర్‌లలో PLL LVDS_CLK/LOADEN అవుట్‌పుట్ పోర్ట్ పరామితికి యాక్సెస్‌ను ప్రారంభించడం కోసం వివరణ నవీకరించబడింది – సెట్టింగ్‌ల ట్యాబ్ పట్టిక. Arria 10 పరికరాల చాప్టర్‌లో I/O మరియు హై స్పీడ్ I/Oలో Altera IOPLL మరియు Altera LVDS SERDES IP కోర్ల పట్టిక మధ్య సిగ్నల్ ఇంటర్‌ఫేస్‌కు లింక్ జోడించబడింది.
ఆగస్టు 2014	2014.08.18	ప్రారంభ విడుదల.

పత్రాలు / వనరులు

intel UG-01155 IOPLL FPGA IP కోర్ [pdf] యూజర్ గైడ్
UG-01155 IOPLL FPGA IP కోర్, UG-01155, IOPLL FPGA IP కోర్, FPGA IP కోర్

సూచనలు

వినియోగదారు మాన్యువల్

intel UG-01155 IOPLL FPGA IP కోర్

IOPLL Intel® FPGA IP కోర్ యూజర్ గైడ్