intel UG-01155 IOPLL FPGA IP Core alakaʻi hoʻohana

Hoʻopuka a hiki i ʻeiwa mau hōʻailona hoʻopuka uaki no nā polokalamu Intel Arria 10 a me Intel CycloneM 10 GX.
Ke hoʻololi nei ma waena o ʻelua mau uaki hoʻokomo kuhikuhi.

Kākoʻo i ka hoʻokomo PLL (adjpllin) pili e hoʻopili me kahi PLL i luna ma ke ʻano cascading PLL.
Hana i ka Hoʻomaka Hoʻomanaʻo File (.mif) a hiki iā PLL dynamicVreconfiguration.

Kākoʻo ʻo PLL dynamic phase shift.

ʻIke pili

Hoʻolauna i nā Intel FPGA IP Cores
Hāʻawi i ka ʻike hou aku e pili ana i nā cores Intel FPGA IP a me ka hoʻoponopono hoʻoponopono.
Nā ʻano hana ma ka ʻaoʻao 9

Nā wati puka ma ka ʻaoʻao 10
Hoʻololi i ka uaki kuhikuhi ma ka ʻaoʻao 10

PLL-a-PLL Holoi ma ka ʻaoʻao 11
IOPLL Intel FPGA IP Core Guide Guide Archives ma ka ʻaoʻao 12

Hāʻawi i kahi papa inoa o nā alakaʻi hoʻohana no nā mana mua o ka IOPLL Intel FPGA IP core.

Kākoʻo ʻohana ʻohana

Kākoʻo ka IOPLL IP core i nā ʻohana polokalamu Intel Arria 10 a me Intel Cyclone 10 GX.

IOPLL IP Core Parameter

Hōʻike ʻia ka mea hoʻoponopono hoʻoponopono IOPLL IP core ma ka māhele PLL o ka IP Catalog.

ʻĀpana	Waiwai Kanawai	wehewehe
ʻOhana Mea Hana	ʻO Intel Arria 10, Intel Ka makani ino 10 GX	Hōʻike i ka ʻohana hāmeʻa.
ʻāpana	—	Hōʻike i ka mea i manaʻo ʻia.
Papa wikiwiki	—	Hōʻike i ka māka māmā no ka mea i manaʻo ʻia.
ʻAno PLL	Integer-N PLL	Hōʻike i ke ʻano i hoʻohana ʻia no ka IOPLL IP core. ʻO ke koho kānāwai wale nō Integer-N PLL. Inā makemake ʻoe i kahi PLL haʻihaʻi, pono ʻoe e hoʻohana i ka fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
Hōʻikeʻike uaki Frequency	—	Hōʻike i ke alapine hoʻokomo no ka uaki hoʻokomo, refclk, ma MHz. ʻO ka waiwai paʻamau 100.0 MHz. ʻO ka liʻiliʻi a me ka nui o ka waiwai e pili ana i ka mea i koho ʻia.
E ho'ā i ka puka puka i hoʻopaʻa ʻia	E hoʻā a hoʻopau paha	E ho'ā i ke awa i laka.
E ho'ā i nā ʻāpana uaki puka kino	E hoʻā a hoʻopau paha	E ho'ā e hoʻokomo i nā palena PLL kino ma mua o ka wehewehe ʻana i ke alapine o ka uaki puka i makemake ʻia.
Ke ano hana	pololei, manaʻo kūwaho, maʻamau, kumu synchronous, pale hoʻopaneʻe ʻole, a i ʻole lvds	Hōʻike i ka hana o ka PLL. ʻO ka hana paʻamau pololei ʻano hana. • Inā koho ʻoe i ka pololei ʻO ke ʻano, hoʻemi ka PLL i ka lōʻihi o ke ala manaʻo e hana i ka jitter liʻiliʻi loa i ka puka PLL. ʻO nā puka o loko a me waho o ka uaki o ka PLL ua hoʻololi ʻia e pili ana i ka hoʻokomo ʻana i ka uaki PLL. Ma kēia ʻano, ʻaʻole e uku ka PLL no nā pūnaewele uaki. • Inā koho ʻoe i ka maʻamau mode, ka PLL e uku no ka lohi o ka pūnaewele uaki kūloko i hoʻohana ʻia e ka puka o ka uaki. Inā hoʻohana pū ʻia ka PLL no ka hoʻokele ʻana i kahi pine puka uaki waho, hiki ke hoʻololi ʻia kahi hoʻololi o ka hōʻailona ma ka pine puka. • Inā koho ʻoe i ka kumu synchronous ʻano, ʻo ka lohi o ka uaki mai ka pine a i ka papa inoa hoʻokomo I/O e pili ana i ka lohi ʻikepili mai ka pine a i ka papa inoa hoʻokomo I/O. • Inā koho ʻoe i ka manaʻo kūwaho mode, pono ʻoe e hoʻohui i ke awa hoʻokomo fbclk i kahi pine hoʻokomo. Pono ka pilina papa-papa e hoʻohui i ka pine hoʻokomo a me ke awa puka puka uaki waho, fboutclk. Hoʻopili ʻia ke awa fbclk me ka uaki hoʻokomo. • Inā koho ʻoe i ka pale hoʻopaneʻe ʻole mode, pono ka PLL e hānai i kahi pine puka puka o waho a hoʻopaʻi i ka lohi i hoʻokomo ʻia e kēlā pine. Hoʻonohonoho ʻia ka hōʻailona i ʻike ʻia ma ka pine me ka uaki hoʻokomo. Hoʻopili ka puka ʻana o ka uaki PLL i ke awa altbidir a hoʻokele i ka zdbfbclk ma ke ʻano he awa puka. Inā hoʻokele ka PLL i ka pūnaewele uaki kūloko, hiki ke hoʻololi i ka pae o ia pūnaewele. • Inā koho ʻoe i ka lvds ʻO ke ʻano, mālama ʻia ka ʻikepili like a me ka pilina o ka manawa o nā pine ma ka palapala hopu SERDES kūloko. Hoʻopiʻi ke ʻano no nā lohi i ka pūnaewele uaki LVDS, a ma waena o ka pine data a me ka pine hoʻokomo uaki i nā ala hoʻopaʻa inoa hopu SERDES.
Ka helu o na wati	1–9	Hōʻike i ka helu o nā uaki puka i koi ʻia no kēlā me kēia mea hana ma ka hoʻolālā PLL. Hōʻike ʻia nā hoʻonohonoho i noi ʻia no ka alapine puka, ka hoʻololi ʻana i ka pae, a me ka pōʻai hana ma muli o ka helu o nā wati i koho ʻia.
E wehewehe i ka VCO Frequency	E hoʻā a hoʻopau paha	Hiki iā ʻoe ke kaupalena i ke alapine VCO i ka waiwai i kuhikuhi ʻia. Pono kēia i ka hana ʻana i PLL no ke ʻano o waho o LVDS, a i ʻole inā makemake ʻia kahi nui o ka hoʻololi ʻana i ka pae hoʻoikaika.
*hoʻomau…*

ʻĀpana	Waiwai Kanawai	wehewehe
VCO Frequency (1)	—	• I ka manawa E ho'ā i nā ʻāpana uaki puka kino ua ho'ā— hōʻike i ke alapine VCO ma muli o nā waiwai no Hōʻikeʻike uaki Frequency, Mea Hoʻonui (M-Counter), a Māhele Māhele (N-Counter). • I ka manawa E ho'ā i nā ʻāpana uaki puka kino ua pio— hiki iā ʻoe ke kuhikuhi i ka waiwai i noi ʻia no ke alapine VCO. ʻO ka waiwai paʻamau 600.0 MHz.
Hāʻawi i ka inoa honua honua	E hoʻā a hoʻopau paha	Hiki iā ʻoe ke hoʻololi i ka inoa o ka uaki puka.
Inoa Uaki	—	Ka inoa uaki mea hoʻohana no Synopsis Design Constraints (SDC).
Ka pinepine i makemake ʻia	—	Hōʻike i ke alapine o ka uaki puka o ka uaki puka puka, outclk[], ma MHz. ʻO ka waiwai paʻamau 100.0 MHz. ʻO ka liʻiliʻi a me ka nui o nā waiwai e pili ana i ka mea i hoʻohana ʻia. Heluhelu wale ka PLL i nā helu ma nā wahi ʻeono mua.
Ka pinepine maoli	—	Hiki iā ʻoe ke koho i ke alapine o ka uaki puka maoli mai kahi papa inoa o nā alapine hiki ke loaʻa. ʻO ka waiwai paʻamau ka alapine kokoke loa i ka alapine i makemake ʻia.
Nā ʻāpana Hoʻololi Phase	ps or degere	Hōʻike i ka ʻāpana hoʻoneʻe pae no ka uaki puka puka kūpono, outclk [], i nā picoseconds (ps) a i ʻole degere.
Hoʻololi Phase i makemake ʻia	—	Hōʻike i ka waiwai i noi ʻia no ka hoʻololi pae. ʻO ka waiwai paʻamau 0 ps.
Hoʻololi ʻĀpana ʻoiaʻiʻo	—	E ʻae iā ʻoe e koho i ka hoʻololi pae maoli mai kahi papa inoa o nā waiwai hoʻololi pae hiki ke loaʻa. ʻO ka waiwai paʻamau, ʻo ia ka hoʻololi ʻana o ka pae i hiki ke loaʻa i ka hoʻololi pae i makemake ʻia.
Kaapuni Dute i makemakeia	0.0–100.0	Hōʻike i ka waiwai i noi ʻia no ke kaʻina hana. ʻO ka waiwai paʻamau 50.0%.
Kaapuni Dute Maoli	—	Hāʻawi iā ʻoe e koho i ka pōʻai hana maoli mai kahi papa inoa o nā waiwai pōʻaiapili duty hiki ke loaʻa. ʻO ka waiwai paʻamau ka pōʻaiapuni dute kokoke loa i ka pōʻai duty i makemake ʻia.
Mea Hoʻonui (M-Counter) (2)	4–511	Hōʻike i ka helu hoʻonui o M-counter. ʻO ka laulā kānāwai o ka M counter he 4–511. Eia nō naʻe, ʻo nā kaohi ʻana i ke alapine PFD kānāwai haʻahaʻa a me ke alapine VCO kānāwai kiʻekiʻe loa e hoʻopaʻa i ka laulā M counter kūpono i 4-160.
Māhele Māhele (N-Counter) (2)	1–511	Hōʻike i ka helu māhele o N-counter. ʻO ka laulā kānāwai o ka counter N ʻo 1–511. Eia nō naʻe, ʻo nā kaohi ʻana i ke alapine PFD kānāwai liʻiliʻi e hoʻopaʻa i ka laulā kūpono o ka counter N i 1-80.
Māhele Māhele (C-Counter) (2)	1–511	Hōʻike i ka helu mahele no ka uaki puka (C-counter).

Loaʻa kēia ʻāpana i ka wā i hoʻopau ʻia nā ʻāpana uki hoʻopuka kino.

Loaʻa kēia ʻāpana i ka wā e hoʻā ʻia ai nā ʻāpana uki hoʻopuka kino.

ʻO IOPLL IP Core Parameters - ʻO ka papa hoʻonohonoho

Papa 2. IOPLL IP Core Parameters - Papa Hoʻonohonoho

ʻĀpana	Waiwai Kanawai	wehewehe
PLL Bandwidth preset	Haʻahaʻa, Kauwaena, a i ʻole Kiʻekiʻe	Hōʻike i ka PLL bandwidth preset hoʻonohonoho. ʻO ke koho paʻamau Haʻahaʻa.
Hoʻoponopono hou ʻo PLL	E hoʻā a hoʻopau paha	Hoʻoponopono hou iā ia iho i ka PLL i ka nalowale o ka laka.
E hana i ka lua clk 'refclk1'	E hoʻā a hoʻopau paha	E ho'ā e hāʻawi i kahi uaki hoʻihoʻi i hoʻopili ʻia i kāu PLL hiki ke hoʻololi me kāu uaki kuhikuhi kumu.
Kuhikuhi ʻelua uaki alapinepine	—	Koho i ke alapine o ka hōʻailona uaki hoʻokomo lua. ʻO ka waiwai paʻamau 100.0 MHz. ʻO ka liʻiliʻi a me ka nui o ka waiwai e pili ana i ka mea i hoʻohana ʻia.
E hana i kahi hōʻailona 'active_clk' e hōʻike i ka uaki hoʻokomo i hoʻohana ʻia	E hoʻā a hoʻopau paha	Huli i ka hana ʻana i ka huahana activeclk. Hōʻike ka puka hana activeclk i ka uaki komo i hoʻohana ʻia e ka PLL. Hōʻike ka hōʻailona haʻahaʻa i ka refclk a me ka hōʻailona puka kiʻekiʻe e hōʻike ana i ka refclk1.
E hana i kahi hōʻailona 'clkbad' no kēlā me kēia o nā uaki hoʻokomo	E hoʻā a hoʻopau paha	E ho'āla e hana i ʻelua mau pukana clkbad, hoʻokahi no kēlā me kēia uaki hoʻokomo. Hōʻike ka hōʻailona haʻahaʻa i ka hana ʻana o ka uaki a ʻo ka hōʻailona puka kiʻekiʻe e hōʻike ana ʻaʻole hana ka uaki.
Ke ano hoololi	Hoʻololi ʻakomi, Hoʻololi lima, a i ʻole Hoʻololi ʻakomi me ka Override Manual	Hōʻike i ke ʻano hoʻololi no ka noi hoʻolālā. Kākoʻo ka IP i ʻekolu mau ʻano hoʻololi: • Inā koho ʻoe i ka Hoʻololi ʻakomi ke ʻano, nānā ka PLL circuitry i ka uaki kuhikuhi i koho ʻia. Inā kū ho'okahi uaki, ho'ololi 'akomi ke kaapuni i ka uaki ho'iho'i i kekahi mau pō'ai uaki a ho'ohou i nā hō'ailona kūlana, clkbad a me activeclk. • Inā koho ʻoe i ka Hoʻololi lima ke ʻano, ke hoʻololi ka hōʻailona hoʻomalu, extswitch, mai ka logic kiʻekiʻe a i ka logic haʻahaʻa, a noho haʻahaʻa no ka liʻiliʻi ʻekolu mau pōʻai uaki, hoʻololi ka uaki hoʻokomo i ka uaki ʻē aʻe. Hiki ke hana ʻia ka extswitch mai ka FPGA core logic a i ʻole pin input. • Inā koho ʻoe Hoʻololi ʻakomi me ka Override Manual ke ano, i ka wa haahaa ka extswitch hoailona, ia overrides ka 'akomi kuapo hana. I ka wā e noho haʻahaʻa ana ka extswitch, pāpā ʻia ka hana hoʻololi hou aʻe. No ke koho ʻana i kēia ʻano, pono e holo kāu mau kumu uaki ʻelua a ʻaʻole hiki ke ʻokoʻa ke alapine o nā uaki ʻelua ma mua o 20%. Inā ʻaʻole like nā uaki ʻelua, akā aia ko lākou ʻokoʻa manawa i loko o 20%, hiki i ka poloka ʻike poho ke ʻike i ka uaki nalowale. E hāʻule paha ka PLL mai ka laka ma hope o ka hoʻololi ʻana o ka uaki PLL a pono ka manawa e laka hou ai.
Hoʻopaneʻe hoʻololi	0–7	Hoʻohui i kahi kikoʻī o ka lohi pōʻai i ke kaʻina hoʻololi. ʻO 0 ka waiwai paʻamau.
Loaʻa iā PLL LVDS_CLK/ LOADEN puka puka	Kinohi, Hiki iā LVDS_CLK/ HAAWINA 0, a i ʻole Hiki iā LVDS_CLK/ LOADEN 0 & 1	E koho Hiki iā LVDS_CLK/LOADEN 0 or E ho'ā i ka LVDS_CLK/ LOADEN 0 & 1 e hiki ai i ka PLL lvds_clk a i ʻole ka hoʻouka ʻana i ke awa puka. Hiki i kēia ʻāpana ke hoʻohana ka PLL i kahi poloka LVDS SERDES me PLL waho. I ka hoʻohana ʻana i nā awa I/O PLL outclk me nā awa LVDS, hoʻohana ʻia ka outclk[0..3] no nā awa lvds_clk[0,1] a loaden[0,1], hiki ke hoʻohana ʻia ka outclk4 no nā awa coreclk.
Hiki ke komo i ka puka puka PLL DPA	E hoʻā a hoʻopau paha	E ho'ā i ka puka puka PLL DPA.
*hoʻomau…*

ʻĀpana	Waiwai Kanawai	wehewehe
E hoʻā i ke komo ʻana i ka puka puka puka uaki waho PLL	E hoʻā a hoʻopau paha	E ho'ā e hiki ai i ka PLL waho waho uaki puka puka.
Hōʻike i ka outclk e hoʻohana ʻia ma ke kumu extclk_out[0].	C0 – C8	Hōʻike i ke awa outclk e hoʻohana ʻia ma ke kumu extclk_out[0].
Hōʻike i ka outclk e hoʻohana ʻia ma ke kumu extclk_out[1].	C0 – C8	Hōʻike i ke awa outclk e hoʻohana ʻia ma ke kumu extclk_out[1].

Pākuʻi Holoi

Papa 3. IOPLL IP Core Parameters – Cascading Tab3

ʻĀpana	Waiwai Kanawai	wehewehe
E hana i kahi hōʻailona 'cascade out' e hoʻopili me kahi PLL lalo	E hoʻā a hoʻopau paha	E hoʻohuli i ka hana ʻana i ke awa cascade_out, e hōʻike ana he kumu kēia PLL a pili pū me kahi PLL kahi e hele ai (lalo).
Hōʻike i ka outclk e hoʻohana ʻia ma ke ʻano he kumu cascading	0–8	Hōʻike i ke kumu cascade.
E hana i kahi hōʻailona adjpllin a i ʻole cclk e hoʻopili me kahi PLL i luna	E hoʻā a hoʻopau paha	E hoʻohuli i ka hana ʻana i kahi awa hoʻokomo, e hōʻike ana he wahi huakaʻi kēia PLL a pili pū me kahi kumu (upstream) PLL.

ʻO ka pahu hoʻonohonoho hou

Papa 4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab

ʻĀpana	Waiwai Kanawai	wehewehe
E ʻae i ka hoʻonohonoho hou ʻana o PLL	E hoʻā a hoʻopau paha	E hoʻohuli i ka hiki ke hoʻololi hou i kēia PLL (i hui pū me PLL Reconfig Intel FPGA IP core).
E ʻae i ke komo ʻana i nā awa hoʻoneʻe pae hana	E hoʻā a hoʻopau paha	E ho'ā i ka mea hiki ke hoʻololi i ka hana hoʻololi me ka PLL.
Koho Hanana MIF (3)	Hanau MIF hou File, Hoʻohui i ka hoʻonohonoho ʻana i ka MIF e kū nei File, a Hana MIF File i ka wā IP Generation	E hana paha i .mif hou file loaʻa ka hoʻonohonoho o kēia manawa o ka I/O PLL, a i ʻole e hoʻohui i kēia hoʻonohonoho i kahi .mif file. Hiki iā ʻoe ke hoʻohana i kēia .mif file i ka manawa o ka hoʻonohonoho hou ʻana e hoʻonohonoho hou i ka I/O PLL i kāna mau hoʻonohonoho o kēia manawa.
Alanui i MIF hou file (4)	—	E komo i kahi a file inoa o ka .mif hou file e hanaia.
Alanui i MIF e ku nei file (5)	—	E komo i kahi a file inoa o ka .mif file manaʻo ʻoe e hoʻohui i.
*hoʻomau…*

Loaʻa kēia ʻāpana ke hoʻā ʻia ʻo Enable dynamic reconfiguration o PLL.

Loaʻa kēia ʻāpana i ka wā e hana ai i MIF hou File koho ʻia ʻo MIF Generation
Koho.

ʻĀpana	Waiwai Kanawai	wehewehe
E ho'ā i ka Dynamic Phase Shift no MIF Streaming (3)	E hoʻā a hoʻopau paha	E hoʻā i ka mālama ʻana i nā waiwai hoʻololi hoʻololi no ka hoʻonohonoho hou ʻana o PLL.
Koho Counter DPS (6)	C0–C8, ʻO nā C, or M	Koho i ka counter no ka hoʻololi ʻana i ka pae dynamic. ʻO M ka helu helu manaʻo a ʻo C ka helu helu hope.
Ka helu o nā hoʻololi ʻana o ka hana hoʻoikaika kino (6)	1–7	Koho i ka helu o ka hoʻonui ʻana i ka pae. ʻO ka nui o ka hoʻonui hoʻololi ʻana o ka pae hoʻokahi e like me 1/8 o ka manawa VCO. ʻO ka waiwai paʻamau 1.
ʻO ka ʻaoʻao hoʻoneʻe maʻamau (6)	maikaʻi or ʻinoʻino	E hoʻoholo i ke kuhikuhi o ka hoʻololi ʻana i ka manawa e mālama ai i loko o ka PLL MIF.

Loaʻa kēia ʻāpana i ka wā e hoʻohui ai i ka hoʻonohonoho i ka MIF e kū nei File koho ʻia ʻo MIF Generation Option

IOPLL IP Core Parameters – Pae Kūlana Kiʻekiʻe

Papa 5. IOPLL IP Core Parameters - Nā Kūlana Kūlana Kiʻekiʻe

ʻĀpana	Waiwai Kanawai	wehewehe
Nā Kūlana Kiʻekiʻe	—	Hōʻike i kahi papa o nā hoʻonohonoho PLL kino e hoʻokō ʻia ma muli o kāu hoʻokomo.

Ka wehewehe hana

ʻO ka I/O PLL kahi ʻōnaehana mana alapine e hoʻopuka i kahi uaki puka ma ka hoʻonohonoho ʻana iā ia iho i kahi uaki hoʻokomo. Hoʻohālikelike ka PLL i ka ʻokoʻa ma waena o ka hōʻailona hoʻokomo a me ka hōʻailona puka o kahi voltage-controlled oscillator (VCO) a laila hoʻokō i ka hoʻonohonoho ʻana i ka manawa e mālama ai i kahi kihi manawa mau (loka) ma ke alapine o ka hoʻokomo a i ʻole ka hōʻailona kuhikuhi. ʻO ka hoʻonohonoho ʻana a i ʻole ka puka manaʻo maikaʻi ʻole o ka ʻōnaehana e koi i ka PLL e paʻa i ka pae.
Hiki iā ʻoe ke hoʻonohonoho i nā PLL ma ke ʻano he mea hoʻonui pinepine, hoʻokaʻawale, demodulators, tracking generators, a i ʻole nā kaapuni hoʻihoʻi uaki. Hiki iā ʻoe ke hoʻohana i nā PLL e hana i nā alapine paʻa, e hoʻihoʻi i nā hōʻailona mai kahi ala kamaʻilio walaʻau, a i ʻole e hāʻawi i nā hōʻailona uaki i kāu hoʻolālā.

Nā Papa Hoʻokumu o kahi PLL

ʻO nā poloka nui o ka I/O PLL, ʻo ia ka mea ʻike pinepine ʻana (PFD), ka pauma hoʻouka, kānana loop, VCO, a me nā helu helu, e like me ka helu helu manaʻo (M), kahi helu helu pre-scale (N), a me ka post- helu helu (C). ʻO ka hoʻolālā PLL e pili ana i ka hāmeʻa āu e hoʻohana ai i kāu hoʻolālā.

Loaʻa kēia ʻāpana ke hoʻā ʻia ʻo Enable Dynamic Phase Shift no MIF Streaming.

ʻO I/O PLL Architecture maʻamau

Hoʻohana pinepine ʻia nā huaʻōlelo e wehewehe i ke ʻano o kahi PLL:
ʻO ka manawa laka PLL—ʻike pū ʻia ʻo ka manawa loaʻa PLL. ʻO ka manawa laka PLL ʻo ia ka manawa no ka PLL e loaʻa ai ke alapine a me ka pilina ma hope o ka hoʻonui ʻana i ka mana, ma hope o ka hoʻololi ʻana o ka hoʻololi ʻana o ka hoʻopuka ʻana, a i ʻole ma hope o ka hoʻonohonoho hou ʻana o PLL. 'Ōlelo Aʻo: ʻAʻole hoʻohālike ka polokalamu simulation i ka manawa laka PLL maoli. Hōʻike ka simulation i kahi manawa laka wikiwiki ʻole. No ka kikoʻī o ka manawa laka maoli, e nānā i ka ʻikepili o ka mea hana.
ʻO ka hoʻonā PLL—ʻo ka waiwai hoʻonui pinepine pinepine o kahi PLL VCO. ʻO ka helu o nā bits ma nā helu M a me N e hoʻoholo i ka waiwai hoʻonā PLL.
PLL sample rate—ka FREF samppono e hana i ka hana a me ka hooponopono alapine i ka PLL. ʻO ka PLL sampʻO ka uku he fREF /N.

Laka PLL

Pili ka laka PLL i nā hōʻailona hoʻokomo ʻelua i ka mea ʻike alapine manawa. ʻO ka hōʻailona laka kahi puka asynchronous o nā PLL. ʻO ka helu o nā pōʻai i koi ʻia no ka puka ʻana i ka hōʻailona laka e pili ana i ka uaki hoʻokomo PLL e hoʻopaʻa ana i ka circuitry gated-lock. E puunaue i ka manawa laka kiʻekiʻe o ka PLL me ka manawa o ka uaki hoʻokomo PLL e helu ai i ka helu o nā pōʻaiapuni o ka uaki i koi ʻia e puka i ka hōʻailona laka.

Nā ʻano hana

Kākoʻo ka IOPLL IP core i ʻeono mau ʻano manaʻo manaʻo o ka uaki. Hāʻawi kēlā me kēia ʻano i ka hoʻonui ʻana a me ka māhele ʻana i ka uaki, ka hoʻololi ʻana i ka pae, a me ka papahana duty-cycle.

Nā Waki Hoʻopuka

Hiki i ka IOPLL IP core ke hoʻopuka i nā hōʻailona puka ʻeiwa. ʻO nā hōʻailona hoʻopuka uaki i hana ʻia e hoʻopaʻa i ke kumu a i ʻole nā poloka waho ma waho o ke kumu.
Hiki iā ʻoe ke hoʻohana i ka hōʻailona hoʻihoʻi e hoʻihoʻi i ka waiwai o ka uaki puka i ka 0 a hoʻopau i nā uaki puka PLL.
Loaʻa i kēlā me kēia uaki puka kahi hoʻonohonoho i noi ʻia kahi e hiki ai iā ʻoe ke kuhikuhi i nā waiwai i makemake ʻia no ka alapine puka, ka hoʻololi ʻana, a me ka pōʻai hana. ʻO nā hoʻonohonoho makemake ʻia nā hoʻonohonoho āu e makemake ai e hoʻokō i kāu hoʻolālā.

ʻO nā kumukūʻai maoli no ke alapine, ka hoʻololi ʻana o ka pae, a me ka pōʻai hana ʻo ia nā hoʻonohonoho kokoke loa (kokoke maikaʻi loa o nā hoʻonohonoho makemake) hiki ke hoʻokō ʻia ma ka kaapuni PLL.

Hoʻololi uaki kuhikuhi

Hiki i ka PLL ke hoʻololi ma waena o ʻelua mau uaki hoʻokomo kuhikuhi. E hoʻohana i kēia hiʻohiʻona no ka hoʻihoʻi hou ʻana i ka uaki, a i ʻole no kahi noi kikowaena uaki ʻelua e like me ka ʻōnaehana. Hiki i ka ʻōnaehana ke hoʻāla i ka uaki hou inā pau ka holo ʻana o ka uaki mua.
Ke hoʻohana nei i ka hiʻona hoʻololi o ka uaki kuhikuhi, hiki iā ʻoe ke kuhikuhi i ke alapine no ka uaki hoʻokomo lua, a koho i ke ʻano a me ka lohi no ka hoʻololi.

ʻO ka ʻike pohō o ka uaki a me ka hoʻololi ʻana i ka uaki kuhikuhi i nā hana penei:

Nānā i ke kūlana o ka uaki kuhikuhi. Inā hāʻule ka uaki kuhikuhi, hoʻololi ʻakomi ka uaki i kahi kumu hoʻokomo uaki. Hoʻohou ka uaki i ke kūlana o nā hōʻailona clkbad a me activeclk e makaʻala i ka hanana.
Hoʻololi i ka uaki kuhikuhi ma waena o ʻelua mau alapine like ʻole. E hoʻohana i ka hōʻailona extswitch e hoʻomalu lima i ka hana hoʻololi. Ma hope o ka hoʻololi ʻana, nalowale paha ka PLL i ka laka no ka manawa pōkole a hele i ke kaʻina helu helu.

PLL-a-PLL Holoi

Inā hoʻokahe ʻoe i nā PLL i kāu hoʻolālā, pono e loaʻa i ke kumu (upstream) PLL kahi hoʻonohonoho haʻahaʻa haʻahaʻa, ʻoiai ʻo ka wahi e hele ai (lalo) pono ʻo PLL i kahi hoʻonohonoho bandwidth kiʻekiʻe. I ka wā o ka cascading, ʻo ka hoʻopuka o ka kumu PLL e lawelawe ma ke ʻano he uaki kuhikuhi (input) o ka PLL e hele ai. Pono ʻokoʻa nā hoʻonohonoho bandwidth o nā PLL cascaded. Inā like nā hoʻonohonoho bandwidth o nā PLL cascaded, hiki i nā PLL cascaded amplify phase leo ma kekahi mau alapine. Hoʻohana ʻia ke kumu uaki hoʻokomo adjpllin no ka hoʻokuʻu ʻana ma waena o nā PLL fractional fracturable.

Awa

Papa 6. IOPLL IP Core Awa

ʻĀpana	ʻAno	Kūlana	wehewehe
refclk	Hookomo	Pono	ʻO ke kumu wati kuhikuhi e hoʻokele i ka I/O PLL.
mua	Hookomo	Pono	ʻO ke awa hoʻihoʻi asynchronous no nā uaki puka. E hoʻokele i kēia awa kiʻekiʻe e hoʻihoʻi i nā uaki puka a pau i ka waiwai o 0. Pono ʻoe e hoʻohui i kēia awa i ka hōʻailona hoʻohana.
fbclk	Hookomo	Koho	ʻO ke awa hoʻokomo manaʻo waho no ka I/O PLL. Hoʻokumu ka IOPLL IP core i kēia awa i ka wā e hana ana ka I/O PLL ma ke ʻano manaʻo manaʻo waho a i ʻole ke ʻano hoʻopaneʻe hoʻopaneʻe ʻole. No ka hoʻopau ʻana i ka puka manaʻo manaʻo, pono e hoʻokuʻi ʻia kahi pilina papa-papa i ke awa fbclk a me ke awa puka puka o ka uaki waho o ka I/O PLL.
fboutclk	Hoʻopuka	Koho	ʻO ke awa e hānai ana i ke awa fbclk ma o ke kaapuni mimic. Loaʻa ka awa fboutclk inā aia ka I/O PLL i ke ʻano manaʻo manaʻo waho.
zdbfbclk	ʻAoʻao ʻelua	Koho	ʻO ke awa bidirectional e hoʻopili ai i ke kaapuni mimic. Pono kēia awa e hoʻopili i kahi pine bidirectional i kau ʻia ma ka manaʻo maikaʻi i hoʻolaʻa ʻia i ka pine puka o ka I/O PLL. Loaʻa ke awa zdbfbclk inā aia ka I/O PLL ma ke ʻano hoʻopaneʻe hoʻopaneʻe ʻole. No ka pale ʻana i ka noʻonoʻo ʻana i ka hōʻailona i ka wā e hoʻohana ai i ka mode buffer zero-delay, mai kau i nā meheu papa ma ka pine I/O bidirectional.
laka ʻia	Hoʻopuka	Koho	ʻO ka IOPLL IP core ka mea e hoʻokiʻekiʻe i kēia awa i ka wā e loaʻa ai i ka PLL ka laka. Noho kiʻekiʻe ke awa i ka wā e paʻa ai ka IOPLL. Hōʻike ka I/O PLL i ke awa paʻa i ka wā o nā pae a me nā alapine o ka uaki kuhikuhi a me ka uaki pane.
*hoʻomau…*

ʻĀpana	ʻAno	Kūlana	wehewehe
			like a i ʻole i loko o ka hoʻomanawanui kaapuni laka. Ke ʻoi aku ka ʻokoʻa ma waena o nā hōʻailona uaki ʻelua i ka hoʻomanawanui kaapuni laka, nalowale ka I/O PLL i ka laka.
refclk1	Hookomo	Koho	ʻO ke kumu wati kuhikuhi ʻelua e hoʻokele i ka I/O PLL no ka hiʻohiʻona hoʻololi uaki.
exswitch	Hookomo	Koho	E hōʻoia i ka hōʻailona extswitch haʻahaʻa (1'b0) no ka liʻiliʻi o 3 mau pōʻai uaki e hoʻololi lima i ka uaki.
activeclk	Hoʻopuka	Koho	Hōʻailona hoʻopuka e hōʻike i ke kumu o ka uaki kuhikuhi i hoʻohana ʻia e I/O PLL.
clkbad	Hoʻopuka	Koho	ʻO ka hōʻailona hoʻopuka e hōʻike ana i ke kūlana o ke kumu uaki kuhikuhi he maikaʻi a maikaʻi ʻole paha.
cascade_out	Hoʻopuka	Koho	Hōʻailona hoʻopuka e hānai ana i lalo o I/O PLL.
adjpllin	Hookomo	Koho	Hōʻailona hoʻokomo e hānai ana mai ke kahawai I/O PLL.
outclk_[]	Hoʻopuka	Koho	Uaki puka mai I/O PLL.

IOPLL Intel FPGA IP Core Alakaʻi Mea Hoʻohana Archives

Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua

Manaʻo IP Core	Ke alakaʻi hoʻohana
17.0	Altera I/O Phase-Loop Loop (Altera IOPLL) IP Core Alakaʻi Mea Hoʻohana
16.1	Altera I/O Phase-Loop Loop (Altera IOPLL) IP Core Alakaʻi Mea Hoʻohana
16.0	Altera I/O Phase-Loop Loop (Altera IOPLL) IP Core Alakaʻi Mea Hoʻohana
15.0	Altera I/O Phase-Loop Loop (Altera IOPLL) IP Core Alakaʻi Mea Hoʻohana

Moʻolelo Hoʻoponopono Palapala no ka IOPLL Intel FPGA IP Core Guide User

Palapala Palapala	Intel Quartus® Puhi Puhi	Nā hoʻololi
2019.06.24	18.1	Hoʻohou i ka wehewehe no nā hoʻokomo wati i hoʻolaʻa ʻia ma ka ʻO I/O PLL Architecture maʻamau kiʻi kiʻi.
2019.01.03	18.1	• Hoʻohou i ka Loaʻa iā PLL LVDS_CLK/LOADEN puka puka parameter ma ka ʻO IOPLL IP Core Parameters - ʻO ka papa hoʻonohonoho papaʻaina. • Hoʻohou i ka wehewehe no ke awa zdbfbclk ma ka IOPLL IP Core Awa papaʻaina.
2018.09.28	18.1	• Hoʻoponopono i ka wehewehe no extswitch ma ka IOPLL IP Core Awa papaʻaina. • Hoʻololi hou i nā cores IP e like me ka hōʻailona hou ʻana o Intel: — Ua hoʻololi ʻia ʻo Altera IOPLL IP core i IOPLL Intel FPGA IP core. — Ua hoʻololi ʻia ʻo Altera PLL Reconfig IP core i ka PLL Reconfig Intel FPGA IP core. — Ua hoʻololi ʻia ʻo Arria 10 FPLL IP core i fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

Lā	Manao	Nā hoʻololi
Iune 2017	2017.06.16	• Hoʻohui kākoʻo no nā polokalamu Intel Cyclone 10 GX. • Ua kapa hou ʻia ʻo Intel.
Kekemapa 2016	2016.12.05	Hoʻohou i ka wehewehe ʻana o ke awa mua o ka IP core.
Iune 2016	2016.06.23	• Hōʻano hou ʻia nā ʻāpana IP Core - Papa hoʻonohonoho Tab. — Hoʻohou i ka wehewehe no ka Hoʻololi Manuahi a me ka Hoʻololi ʻokoʻa me nā ʻāpana Override Manual. He haʻahaʻa ka hōʻailona hoʻololi o ka uaki. - Hoʻohou i ka wehewehe no Switchover Delay parameter. • Ua wehewehe ʻia nā helu helu M a me C no ka ʻāpana koho DPS Counter ma nā ʻāpana IP Core – Dynamic Reconfiguration Tab table. • Ua hoʻololi ʻia ka inoa awa hoʻololi o ka uaki mai clkswitch a i extswitch ma ke kiʻikuhi Kūʻai Kūʻē I/O PLL.
Mei 2016	2016.05.02	Hōʻano hou ʻia nā ʻāpana IP Core – Dynamic Reconfiguration Tab table.
Mei 2015	2015.05.04	Hoʻohou i ka wehewehe no ka Enable access to PLL LVDS_CLK/LOADEN output port parameter in IP Core Parameters – Settings Tab table. Hoʻohui ʻia kahi loulou i ka Interface Signal Between Altera IOPLL a me Altera LVDS SERDES IP Cores table ma ka I/O a me High Speed I/O ma Arria 10 Devices chapter.
ʻAukake 2014	2014.08.18	Hoʻokuʻu mua.

Palapala / Punawai

intel UG-01155 IOPLL FPGA IP Core [pdf] Ke alakaʻi hoʻohana
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Nā kuhikuhi

Palapala Hoʻohana

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core alakaʻi hoʻohana

ʻO IOPLL IP Core Parameters - ʻO ka papa hoʻonohonoho

Pākuʻi Holoi

Ka wehewehe hana

Nā Papa Hoʻokumu o kahi PLL

Nā Waki Hoʻopuka

Palapala / Punawai

Nā kuhikuhi

Waiho i kahi manaʻo

Hoʻopau i ka pane

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core alakaʻi hoʻohana

ʻO IOPLL IP Core Parameters - ʻO ka papa hoʻonohonoho

Pākuʻi Holoi

Ka wehewehe hana

Nā Papa Hoʻokumu o kahi PLL

Nā Waki ​​Hoʻopuka

Palapala / Punawai

Nā kuhikuhi

Nā leka pili

Waiho i kahi manaʻo

Hoʻopau i ka pane

Nā Waki Hoʻopuka