intel UG-01155 IOPLL FPGA IP Core

Aġġornat għal Intel® Quartus® Prime Design Suite: 18.1

IOPLL Gwida għall-Utent Intel® FPGA IP Core

Il-qalba IOPLL Intel® FPGA IP tippermettilek tikkonfigura s-settings tal-Intel Arria® 10 u l-Intel Cyclone® 10 GX I/O PLL.

IOPLL IP core tappoġġja l-karatteristiċi li ġejjin:

• Jappoġġja sitt modi differenti ta 'feedback tal-arloġġ: feedback dirett, estern, normali, sinkroniku tas-sors, buffer ta' dewmien żero, u modalità LVDS.
• Jiġġenera sa disa' sinjali tal-ħruġ tal-arloġġ għall-apparati Intel Arria 10 u Intel CycloneM 10 GX.
• Taqleb bejn żewġ arloġġi ta' input ta' referenza.
• Jappoġġja input PLL (adjpllin) adjaċenti biex jgħaqqad ma 'PLL upstream fil-modalità cascading PLL.
• Jiġġenera l-Inizjalizzazzjoni tal-Memorja File (.mif) u tippermetti PLL dynamicVreconfiguration.
• Jappoġġja PLL fażi dinamika bidla.

Informazzjoni Relatata

• Introduzzjoni għall-Intel FPGA IP Cores
  Jipprovdi aktar informazzjoni dwar Intel FPGA IP cores u l-editur tal-parametri.
• Modi ta’ Operazzjoni f’paġna 9
• Arloġġi tal-ħruġ f’paġna 10
• Qlib tal-Arloġġ ta’ Referenza f’paġna 10
• PLL-to-PLL Cascading f'paġna 11
• Arkivji tal-IOPLL Intel FPGA IP Core User Guide f'paġna 12

Jipprovdi lista ta 'gwidi għall-utent għal verżjonijiet preċedenti tal-qalba IP IOPLL Intel FPGA.

Appoġġ tal-Familja tal-Apparat

Il-qalba IP IOPLL tappoġġja biss il-familji ta 'apparat Intel Arria 10 u Intel Cyclone 10 GX.

IOPLL IP Core Parametri

L-editur tal-parametri ċentrali IP IOPLL jidher fil-kategorija PLL tal-Katalgu IP.

Parametru	Valur Legali	Deskrizzjoni
Familja tal-Apparat	Intel Arria 10, Intel Ċiklun 10 GX	Jispeċifika l-familja tat-tagħmir.
Komponent	—	Jispeċifika l-apparat immirat.
Grad tal-Veloċità	—	Jispeċifika l-grad tal-veloċità għall-apparat immirat.
Modalità PLL	Integer-N PLL	Jispeċifika l-mod użat għall-qalba IP IOPLL. L-unika għażla legali hija Integer-N PLL. Jekk għandek bżonn PLL frazzjonali, trid tuża l-fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
Frekwenza tal-Arloġġ ta' Referenza	—	Jispeċifika l-frekwenza tad-dħul għall-arloġġ tad-dħul, refclk, f'MHz. Il-valur default huwa 100.0 MHz. Il-valur minimu u massimu jiddependi fuq l-apparat magħżul.
Ippermetti Port tal-Output Imsakkar	Ixgħel jew Itfi	Ixgħel biex tippermetti l-port imsakkar.
Ippermetti parametri tal-arloġġ tal-ħruġ fiżiku	Ixgħel jew Itfi	Ixgħel biex tidħol fil-parametri tal-counter PLL fiżiċi minflok ma tispeċifika frekwenza tal-arloġġ tal-ħruġ mixtieqa.
Mod ta' Operazzjoni	dirett, feedback estern, normali, sors sinkroniku, buffer ta' dewmien żero, jew lvds	Jispeċifika l-operat tal-PLL. L-operazzjoni default hija dirett mod. • Jekk tagħżel il- dirett mod, il-PLL jimminimizza t-tul tal-mogħdija tar-rispons biex jipproduċi l-iżgħar jitter possibbli fil-output tal-PLL.L-outputs tal-arloġġ intern u tal-arloġġ estern tal-PLL huma mmodifikati f'fażi fir-rigward tal-input tal-arloġġ PLL. F'dan il-mod, il-PLL ma jikkumpensax għal xi netwerks tal-arloġġ. • Jekk tagħżel il- normali modalità, il-PLL jikkumpensa għad-dewmien tan-netwerk intern tal-arloġġ użat mill-output tal-arloġġ. Jekk il-PLL jintuża wkoll biex isuq pin tal-ħruġ tal-arloġġ estern, isseħħ bidla fil-fażi korrispondenti tas-sinjal fuq il-pin tal-ħruġ. • Jekk tagħżel il- sors sinkroniku modalità, id-dewmien tal-arloġġ minn pin għal reġistru tal-input tal-I/O jaqbel mad-dewmien tad-data minn pin għar-reġistru tal-input tal-I/O. • Jekk tagħżel il- feedback estern mod, trid tqabbad il-port ta 'input fbclk ma' pin ta 'input. Konnessjoni fil-livell tal-bord għandha tikkonnettja kemm il-pin tad-dħul kif ukoll il-port estern tal-ħruġ tal-arloġġ, fboutclk. Il-port fbclk huwa allinjat mal-arloġġ tad-dħul. • Jekk tagħżel il- buffer ta' dewmien żero mod, il-PLL għandu jitma 'pin ta' output ta 'arloġġ estern u jikkumpensa għad-dewmien introdott minn dak il-pin. Is-sinjal osservat fuq il-pin huwa sinkronizzat mal-arloġġ tad-dħul. L-output tal-arloġġ PLL jgħaqqad mal-port altbidir u jmexxi zdbfbclk bħala port tal-ħruġ. Jekk il-PLL imexxi wkoll in-netwerk tal-arloġġ intern, isseħħ bidla fil-fażi korrispondenti ta 'dak in-netwerk. • Jekk tagħżel il- lvds mod, tinżamm l-istess data u relazzjoni tal-ħin tal-arloġġ tal-brilli fir-reġistru intern tal-qbid tas-SERDES. Il-mod jikkumpensa għad-dewmien fin-netwerk tal-arloġġ LVDS, u bejn il-pin tad-data u l-pin tad-dħul tal-arloġġ għall-mogħdijiet tar-reġistru tal-qbid SERDES.
Numru ta' Arloġġi	1–9	Jispeċifika n-numru ta 'arloġġi tal-ħruġ meħtieġa għal kull apparat fid-disinn PLL. Is-settings mitluba għall-frekwenza tal-ħruġ, iċ-ċaqliq tal-fażi, u ċ-ċiklu ta' xogħol jintwerew abbażi tan-numru ta' arloġġi magħżula.
Speċifika VCO Frekwenza	Ixgħel jew Itfi	Jippermettilek tirrestrinġi l-frekwenza VCO għall-valur speċifikat. Dan huwa utli meta jinħoloq PLL għall-modalità esterna LVDS, jew jekk ikun mixtieq daqs ta 'pass ta' bidla fil-fażi dinamika speċifika.
kompla...

Parametru	Valur Legali	Deskrizzjoni
Frekwenza VCO (1)	—	• Meta Ippermetti parametri tal-arloġġ tal-ħruġ fiżiku huwa mixgħul— juri l-frekwenza VCO ibbażata fuq il-valuri għal Frekwenza tal-Arloġġ ta' Referenza, Fattur ta' Multiplikazzjoni (M-Counter), u Qsim Fattur (N-Counter). • Meta Ippermetti parametri tal-arloġġ tal-ħruġ fiżiku huwa mitfi— jippermettilek li tispeċifika l-valur mitlub għall-frekwenza VCO. Il-valur default huwa 600.0 MHz.
Agħti l-isem globali tal-arloġġ	Ixgħel jew Itfi	Jippermettilek tibdel l-isem tal-arloġġ tal-ħruġ.
Isem tal-Arloġġ	—	L-isem tal-arloġġ tal-utent għal Synopsis Design Constraints (SDC).
Frekwenza Mixtieqa	—	Jispeċifika l-frekwenza tal-arloġġ tal-ħruġ tal-port tal-arloġġ tal-ħruġ korrispondenti, outclk[], f'MHz. Il-valur default huwa 100.0 MHz. Il-valuri minimi u massimi jiddependu fuq l-apparat użat. Il-PLL jaqra biss in-numri fl-ewwel sitt postijiet deċimali.
Frekwenza attwali	—	Jippermettilek tagħżel il-frekwenza attwali tal-arloġġ tal-ħruġ minn lista ta 'frekwenzi li jistgħu jintlaħqu. Il-valur default huwa l-eqreb frekwenza li tista' tinkiseb għall-frekwenza mixtieqa.
Unitajiet Phase Shift	ps or gradi	Jispeċifika l-unità tal-bidla tal-fażi għall-port tal-arloġġ tal-ħruġ korrispondenti, outclk[], f'picoseconds (ps) jew gradi.
Fażi Mixtieqa	—	Jispeċifika l-valur mitlub għall-bidla fil-fażi. Il-valur default huwa 0ps.
Ċaqliq tal-Fażi attwali	—	Jippermettilek tagħżel il-bidla fil-fażi attwali minn lista ta 'valuri ta' bidla fil-fażi li jistgħu jintlaħqu. Il-valur default huwa l-eqreb bidla fil-fażi li tista' tinkiseb għall-bidla fil-fażi mixtieqa.
Iċ-Ċiklu tax-Xogħol Mixtieq	0.0–100.0	Jispeċifika l-valur mitlub għaċ-ċiklu ta' xogħol. Il-valur default huwa 50.0%.
Ċiklu ta' Dazju Attwali	—	Jippermettilek tagħżel iċ-ċiklu ta' xogħol attwali minn lista ta' valuri taċ-ċiklu ta' xogħol li jistgħu jintlaħqu. Il-valur default huwa l-eqreb ċiklu ta' xogħol li jista' jintlaħaq għaċ-ċiklu ta' xogħol mixtieq.
Fattur ta' Multiplikazzjoni (M-Counter) (2)	4–511	Jispeċifika l-fattur ta' multiplikazzjoni ta' M-counter. Il-firxa legali tal-counter M hija 4–511. Madankollu, restrizzjonijiet fuq il-frekwenza minima legali PFD u l-frekwenza massima legali VCO jirrestrinġu l-firxa effettiva tal-counter M għal 4–160.
Qsim Fattur (N-Counter) (2)	1–511	Jispeċifika l-fattur tad-diviżjoni ta 'N-counter. Il-firxa legali tal-counter N hija 1–511. Madankollu, restrizzjonijiet fuq il-frekwenza minima legali PFD jirrestrinġu l-firxa effettiva tal-counter N għal 1–80.
Fattur ta' Qsim (C-Counter) (2)	1–511	Jispeċifika l-fattur tad-diviżjoni għall-arloġġ tal-ħruġ (C-counter).

1. Dan il-parametru huwa disponibbli biss meta Attiva parametri tal-arloġġ tal-ħruġ fiżiku huwa mitfi.
2. Dan il-parametru huwa disponibbli biss meta Attiva parametri tal-arloġġ tal-ħruġ fiżiku huwa mixgħul.

IOPLL IP Core Parameters – Settings Tab

Tabella 2. IOPLL IP Core Parameters – Settings Tab

Parametru	Valur Legali	Deskrizzjoni
PLL Bandwidth Issettjat minn qabel	Baxx, Medju, jew Għoli	Jispeċifika l-issettjar issettjat minn qabel tal-bandwidth PLL. L-għażla default hija Baxx.
Reset Awtomatiku PLL	Ixgħel jew Itfi	Awtomatikament awto-resets il-PLL fuq telf ta 'lock.
Oħloq it-tieni input clk 'refclk1'	Ixgħel jew Itfi	Ixgħel biex tipprovdi arloġġ tal-backup mehmuż mal-PLL tiegħek li jista 'jaqleb mal-arloġġ ta' referenza oriġinali tiegħek.
It-tieni Frekwenza tal-Arloġġ ta' Referenza	—	Jagħżel il-frekwenza tat-tieni sinjal tal-arloġġ tad-dħul. Il-valur default huwa 100.0 MHz. Il-valur minimu u massimu jiddependi fuq l-apparat użat.
Oħloq sinjal 'active_clk' biex tindika l-arloġġ tad-dħul li qed jintuża	Ixgħel jew Itfi	Ixgħel biex toħloq l-output activeclk. L-output activeclk jindika l-arloġġ tad-dħul li qed jintuża mill-PLL. Is-sinjal tal-ħruġ baxx jindika refclk u s-sinjal tal-ħruġ għoli jindika refclk1.
Oħloq sinjal 'clkbad' għal kull wieħed mill-arloġġi tad-dħul	Ixgħel jew Itfi	Ixgħel biex toħloq żewġ outputs clkbad, wieħed għal kull arloġġ tad-dħul. Is-sinjal tal-ħruġ baxx jindika li l-arloġġ qed jaħdem u s-sinjal tal-ħruġ għoli jindika li l-arloġġ mhux qed jaħdem.
Modalità ta' Qlib	Qlib Awtomatiku, Qlib Manwali, jew Qlib Awtomatiku b'Override Manwali	Jispeċifika l-mod tal-bidla għall-applikazzjoni tad-disinn. L-IP jappoġġja tliet modi ta’ bidla: • Jekk tagħżel il- Qlib Awtomatiku mod, iċ-ċirkwiti PLL jimmonitorjaw l-arloġġ ta 'referenza magħżul. Jekk arloġġ wieħed jieqaf, iċ-ċirkwit jaqleb awtomatikament għall-arloġġ tal-backup fi ftit ċikli tal-arloġġ u jaġġorna s-sinjali tal-istatus, clkbad u activeclk. • Jekk tagħżel il- Qlib Manwali modalità, meta s-sinjal ta 'kontroll, extswitch, jinbidel minn loġika għolja għal loġika baxxa, u jibqa' baxx għal mill-inqas tliet ċikli ta 'arloġġ, l-arloġġ tad-dħul jaqleb għall-arloġġ l-ieħor. L-extswitch jista 'jiġi ġġenerat minn loġika tal-qalba FPGA jew pin ta' input. • Jekk tagħżel Qlib Awtomatiku b'Override Manwali modalità, meta s-sinjal extswitch huwa baxx, jegħleb il-funzjoni tal-iswiċċ awtomatiku. Sakemm l-extswitch jibqa' baxx, aktar azzjoni ta' bidla hija mblukkata. Biex tagħżel din il-modalità, iż-żewġ sorsi tal-arloġġi tiegħek iridu jkunu qed jaħdmu u l-frekwenza taż-żewġ arloġġi ma tistax tvarja b'aktar minn 20%. Jekk iż-żewġ arloġġi mhumiex fuq l-istess frekwenza, iżda d-differenza tal-perjodu tagħhom hija fi ħdan 20%, il-blokka ta 'skoperta ta' telf ta 'arloġġ tista' tiskopri l-arloġġ mitluf. Il-PLL x'aktarx jaqa' barra mill-illokkjar wara l-bidla tal-input tal-arloġġ tal-PLL u jeħtieġ iż-żmien biex jerġa' jissakkar.
Dewmien tal-Qlib	0–7	Iżżid ammont speċifiku ta 'dewmien taċ-ċiklu għall-proċess tal-bidla. Il-valur default huwa 0.
Aċċess għall-port tal-ħruġ PLL LVDS_CLK/ LOADEN	B'diżabilità, Attiva LVDS_CLK/ TAGĦBIJA 0, jew Attiva LVDS_CLK/ TAGĦBIJA 0 & 1	Agħżel Ippermetti LVDS_CLK/LOADEN 0 or Ippermetti LVDS_CLK/ LOADEN 0 & 1 biex tippermetti l-PLL lvds_clk jew il-port tal-ħruġ tal-loaden. Jippermetti dan il-parametru f'każ li l-PLL jagħti blokk LVDS SERDES b'PLL estern. Meta tuża l-portijiet I/O PLL outclk b'portijiet LVDS, outclk[0..3] jintużaw għal portijiet lvds_clk[0,1] u loaden[0,1], outclk4 jista 'jintuża għal portijiet coreclk.
Ippermetti aċċess għall-port tal-ħruġ PLL DPA	Ixgħel jew Itfi	Ixgħel biex tippermetti l-port tal-ħruġ PLL DPA.
kompla...

Parametru	Valur Legali	Deskrizzjoni
Ippermetti aċċess għall-port tal-output tal-arloġġ estern tal-PLL	Ixgħel jew Itfi	Ixgħel biex tippermetti l-port tal-ħruġ tal-arloġġ estern PLL.
Jispeċifika liema outclk għandu jintuża bħala sors extclk_out[0].	C0 – C8	Jispeċifika l-outclk port li għandu jintuża bħala sors extclk_out[0].
Jispeċifika liema outclk għandu jintuża bħala sors extclk_out[1].	C0 – C8	Jispeċifika l-outclk port li għandu jintuża bħala sors extclk_out[1].

Cascading Tab

Tabella 3. IOPLL IP Core Parameters – Cascading Tab3

Parametru	Valur Legali	Deskrizzjoni
Oħloq sinjal ta ''cascade out' biex tikkonnettja ma' PLL downstream	Ixgħel jew Itfi	Ixgħel biex toħloq il-port cascade_out, li jindika li dan PLL huwa sors u jgħaqqad ma 'destinazzjoni (downstream) PLL.
Jispeċifika liema ħruġ għandu jintuża bħala sors cascading	0–8	Jispeċifika s-sors cascading.
Oħloq sinjal adjpllin jew cclk biex tikkonnettja ma 'PLL upstream	Ixgħel jew Itfi	Ixgħel biex toħloq port ta 'input, li jindika li dan PLL huwa destinazzjoni u jgħaqqad ma' sors (upstream) PLL.

Rikonfigurazzjoni Dinamika Tab

Tabella 4. Parametri Core IP IOPLL – Tab ta’ Rikonfigurazzjoni Dinamika

Parametru	Valur Legali	Deskrizzjoni
Jippermettu rikonfigurazzjoni dinamika tal-PLL	Ixgħel jew Itfi	Ixgħel il-jippermetti l-konfigurazzjoni mill-ġdid dinamika ta 'dan PLL (flimkien ma' PLL Reconfig Intel FPGA IP core).
Ippermetti aċċess għal portijiet dinamiċi ta' bidla fil-fażi	Ixgħel jew Itfi	Ixgħel l-enable l-interface dinamika tal-bidla fil-fażi mal-PLL.
Għażla ta' Ġenerazzjoni tal-MIF (3)	Iġġenera MIF ġdida File, Żid il-Konfigurazzjoni mal-MIF Eżistenti File, u Oħloq l-MIF File matul IP Generation	Jew toħloq .mif ġdid file li jkun fih il-konfigurazzjoni attwali tal-PLL I/O, jew żid din il-konfigurazzjoni ma '.mif eżistenti file. Tista' tuża dan .mif file waqt rikonfigurazzjoni dinamika biex terġa 'tikkonfigura l-PLL I/O għas-settings attwali tagħha.
Mogħdija għal MIF Ġdida file (4)	—	Daħħal il-post u file isem il-ġdid .mif file li jinħolqu.
Mogħdija għall-MIF Eżistenti file (5)	—	Daħħal il-post u file isem tal-.mif eżistenti file għandek il-ħsieb li żżid.
kompla...

1. Dan il-parametru huwa disponibbli biss meta Attiva r-rikonfigurazzjoni dinamika tal-PLL hija mixgħula.
2. Dan il-parametru huwa disponibbli biss meta Iġġenera MIF Ġdida File hija magħżula bħala Ġenerazzjoni MIF
   Għażla.

   Parametru	Valur Legali	Deskrizzjoni
   Ippermetti Dynamic Phase Shift għall-MIF Streaming (3)	Ixgħel jew Itfi	Ixgħel biex taħżen proprjetajiet ta' bidla fil-fażi dinamika għar-rikonfigurazzjoni PLL.
   Għażla tal-Kontro DPS (6)	C0–C8, Kollha C, or M	Jagħżel il-counter biex jgħaddi minn fażi dinamika. M huwa l-counter ta 'feedback u C huwa l-counters ta' wara l-iskala.
   Numru ta' Ċaqliq ta' Fażi Dinamika (6)	1–7	Jagħżel in-numru ta' żidiet ta' bidla fil-fażi. Id-daqs ta 'inkrement wieħed ta' bidla fil-fażi huwa ugwali għal 1/8 tal-perjodu VCO. Il-valur default huwa 1.
   Direzzjoni Dynamic Phase Shift (6)	Pożittiv or Negattiv	Jiddetermina d-direzzjoni dinamika tal-bidla fil-fażi li tinħażen fil-MIF PLL.

3. Dan il-parametru huwa disponibbli biss meta Żid Konfigurazzjoni mal-MIF Eżistenti File hija magħżula bħala Għażla ta' Ġenerazzjoni tal-MIF

IOPLL IP Core Parameters – Parametri Avvanzati Tab

Tabella 5. IOPLL IP Core Parameters – Parametri Avvanzati Tab

Parametru	Valur Legali	Deskrizzjoni
Parametri Avvanzati	—	Turi tabella ta' settings fiżiċi tal-PLL li se jiġu implimentati abbażi tal-input tiegħek.

Deskrizzjoni Funzjonali

• PLL I/O hija sistema ta 'kontroll tal-frekwenza li tiġġenera arloġġ tal-ħruġ billi tissinkronizza ruħha ma' arloġġ tad-dħul. Il-PLL iqabbel id-differenza tal-fażi bejn is-sinjal tad-dħul u s-sinjal tal-ħruġ ta 'voltagoxxillatur ikkontrollat ​​bl-e (VCO) u mbagħad iwettaq sinkronizzazzjoni tal-fażi biex iżomm angolu tal-fażi kostanti (lock) fuq il-frekwenza tas-sinjal tad-dħul jew ta 'referenza. Is-sinkronizzazzjoni jew il-linja ta 'feedback negattiv tas-sistema jġiegħel lill-PLL ikun imsakkar f'fażi.
• Tista 'tikkonfigura PLLs bħala multiplikaturi tal-frekwenza, diviżuri, demodulaturi, ġeneraturi ta' traċċar, jew ċirkwiti ta 'rkupru tal-arloġġ. Tista 'tuża PLLs biex tiġġenera frekwenzi stabbli, tirkupra sinjali minn kanal ta' komunikazzjoni storbjuż, jew tqassam sinjali tal-arloġġ matul id-disinn tiegħek.

Bini ta' PLL

Il-blokki ewlenin tal-PLL I/O huma d-ditekter tal-frekwenza tal-fażi (PFD), pompa tal-iċċarġjar, filtru tal-linja, VCO, u counters, bħal counter feedback (M), counter pre-scale (N), u post- counters tal-iskala (C). L-arkitettura PLL tiddependi fuq l-apparat li tuża fid-disinn tiegħek.

Dan il-parametru huwa disponibbli biss meta l-Enable Dynamic Phase Shift għall-MIF Streaming tkun mixgħula.

Arkitettura PLL I/O tipika

• It-termini li ġejjin huma komunement użati biex jiddeskrivu l-imġieba ta 'PLL:
  PLL lock time—magħruf ukoll bħala l-ħin tal-akkwist PLL. Il-ħin tal-illokkjar tal-PLL huwa l-ħin biex il-PLL jilħaq il-frekwenza fil-mira u r-relazzjoni tal-fażi wara l-power-up, wara bidla fil-frekwenza tal-ħruġ programmat, jew wara reset PLL. Nota: Is-softwer ta 'simulazzjoni ma jimmudellax ħin realistiku ta' lock PLL. Is-simulazzjoni turi ħin ta 'lock mhux realistiku veloċi. Għall-ispeċifikazzjoni attwali tal-ħin tal-illokkjar, irreferi għad-datasheet tal-apparat.
• Riżoluzzjoni PLL—il-valur minimu ta 'inkrement tal-frekwenza ta' PLL VCO. In-numru ta 'bits fil-counters M u N jiddetermina l-valur tar-riżoluzzjoni PLL.
• PLL sample rate—the FREF sampling frekwenza meħtieġa biex twettaq il-fażi u l-korrezzjoni tal-frekwenza fil-PLL. Il-PLL sampir-rata le hija fREF /N.

PLL Lock

Il-lock PLL huwa dipendenti fuq iż-żewġ sinjali ta 'input fid-ditekter tal-frekwenza tal-fażi. Is-sinjal tal-lock huwa output asinkroniku tal-PLLs. In-numru ta 'ċikli meħtieġa biex jintefa' s-sinjal tal-lock jiddependi fuq l-arloġġ tad-dħul tal-PLL li jqabbad iċ-ċirkwiti tal-gate-lock. Aqsam il-ħin massimu tal-illokkjar tal-PLL bil-perjodu tal-arloġġ tad-dħul tal-PLL biex tikkalkula n-numru ta 'ċikli tal-arloġġ meħtieġa biex gate s-sinjal tal-lock.

Modi ta' Operazzjoni

Il-qalba IP IOPLL tappoġġja sitt modi differenti ta 'feedback tal-arloġġ. Kull mod jippermetti multiplikazzjoni u diviżjoni tal-arloġġ, bidla fil-fażi, u programmar taċ-ċiklu tad-dazju.

Arloġġi tal-ħruġ

• Il-qalba IP IOPLL tista 'tiġġenera sa disa' sinjali tal-ħruġ tal-arloġġ. Is-sinjali tal-output tal-arloġġ iġġenerat jillokkjaw il-qalba jew il-blokki esterni barra l-qalba.
• Tista 'tuża s-sinjal reset biex tirrisettja l-valur tal-arloġġ tal-ħruġ għal 0 u tiddiżattiva l-arloġġi tal-ħruġ tal-PLL.
• Kull arloġġ tal-ħruġ għandu sett ta 'settings mitluba fejn tista' tispeċifika l-valuri mixtieqa għall-frekwenza tal-ħruġ, bidla fil-fażi, u ċiklu ta 'ħidma. Is-settings mixtieqa huma s-settings li trid timplimenta fid-disinn tiegħek.
• Il-valuri attwali għall-frekwenza, iċ-ċaqliq tal-fażi, u ċ-ċiklu tad-dazju huma l-eqreb settings (l-aħjar approssimazzjoni tas-settings mixtieqa) li jistgħu jiġu implimentati fiċ-ċirkwit PLL.

Qlib ta' l-Arloġġ ta' Referenza

Il-karatteristika tal-bidla tal-arloġġ ta 'referenza tippermetti li l-PLL jaqleb bejn żewġ arloġġi ta' input ta 'referenza. Uża din il-karatteristika għal redundancy arloġġ, jew għal applikazzjoni ta 'dominju arloġġ doppju bħal f'sistema. Is-sistema tista 'tixgħel arloġġ żejda jekk l-arloġġ primarju jieqaf jaħdem.
Bl-użu tal-karatteristika tal-bidla tal-arloġġ ta 'referenza, tista' tispeċifika l-frekwenza għat-tieni arloġġ tad-dħul, u tagħżel il-mod u d-dewmien għall-bidla.

Il-blokka ta' skoperta ta' telf ta' arloġġ u bidla ta' arloġġ ta' referenza għandha l-funzjonijiet li ġejjin:

• Tissorvelja l-istatus tal-arloġġ ta' referenza. Jekk l-arloġġ ta 'referenza jfalli, l-arloġġ awtomatikament jaqleb għal sors ta' input ta 'l-arloġġ ta' backup. L-arloġġ jaġġorna l-istatus tas-sinjali clkbad u activeclk biex javża l-avveniment.
• Taqleb l-arloġġ ta' referenza 'l quddiem u lura bejn żewġ frekwenzi differenti. Uża s-sinjal extswitch biex tikkontrolla manwalment l-azzjoni tal-iswiċċ. Wara li sseħħ bidla, il-PLL jista' jitlef il-lock temporanjament u jgħaddi mill-proċess ta' kalkolu.

PLL-to-PLL Cascading

Jekk taqbad PLLs fil-kaskata fid-disinn tiegħek, il-PLL tas-sors (upstream) għandu jkollu setting ta 'wisa' ta' frekwenza baxxa, filwaqt li d-destinazzjoni (downstream) PLL għandu jkollu setting ta 'wisa' ta' frekwenza għolja. Matul il-kaskata, l-output tas-sors PLL iservi bħala l-arloġġ ta 'referenza (input) tal-PLL tad-destinazzjoni. Is-settings tal-bandwidth tal-PLLs cascaded għandhom ikunu differenti. Jekk is-settings tal-bandwidth tal-PLLs cascaded huma l-istess, il-PLLs cascaded jistgħu amplify fażi storbju f ' ċerti frequencies.The adjpllin input arloġġ sors huwa użat għall-inter-cascading bejn fractionable PLLs fractionable.

Portijiet

Tabella 6. Portijiet IOPLL IP Core

Parametru	Tip	Kundizzjoni	Deskrizzjoni
refclk	Input	Meħtieġa	Is-sors ta 'l-arloġġ ta' referenza li jmexxi l-PLL I/O.
l-ewwel	Input	Meħtieġa	Il-port reset asinkroniku għall-arloġġi tal-ħruġ. Issuq dan il-port għoli biex tirrisettja l-arloġġi tal-ħruġ kollha għall-valur ta '0. Għandek tqabbad dan il-port mas-sinjal tal-kontroll tal-utent.
fbclk	Input	Fakultattiv	Il-port ta 'input ta' feedback estern għall-PLL I/O. Il-qalba tal-IP IOPLL toħloq dan il-port meta l-PLL I/O ikun qed jaħdem f'modalità ta 'feedback estern jew modalità buffer b'dewmien żero. Biex tlesti l-linja ta 'feedback, konnessjoni fil-livell tal-bord għandha tikkonnettja l-port fbclk u l-port tal-ħruġ tal-arloġġ estern tal-PLL I/O.
fboutclk	Output	Fakultattiv	Il-port li jitma 'l-port fbclk permezz taċ-ċirkwiti jimitaw. Il-port fboutclk huwa disponibbli biss jekk il-PLL I/O ikun fil-modalità ta 'feedback estern.
zdbfbclk	Bidirezzjonali	Fakultattiv	Il-port bidirezzjonali li jgħaqqad maċ-ċirkwiti jimitaw. Dan il-port għandu jgħaqqad ma 'pin bidirezzjonali li jitqiegħed fuq il-pin tal-ħruġ dedikat ta' feedback pożittiv tal-PLL I/O. Il-port zdbfbclk huwa disponibbli biss jekk il-PLL I/O ikun fil-modalità buffer ta' dewmien żero. Biex tevita r-riflessjoni tas-sinjal meta tuża l-modalità buffer b'dewmien żero, tpoġġix traċċi tal-bord fuq pin I/O bidirezzjonali.
msakkra	Output	Fakultattiv	Il-qalba IP IOPLL tmexxi dan il-port għoli meta l-PLL jakkwista lock. Il-port jibqa 'għoli sakemm l-IOPLL ikun imsakkar. Il-PLL I/O jasserixxi l-port imsakkar meta l-fażijiet u l-frekwenzi tal-arloġġ ta 'referenza u l-arloġġ ta' feedback huma l-
kompla...

Parametru	Tip	Kundizzjoni	Deskrizzjoni
			l-istess jew fi ħdan it-tolleranza taċ-ċirkwit tal-illokkjar. Meta d-differenza bejn iż-żewġ sinjali tal-arloġġ taqbeż it-tolleranza taċ-ċirkwit tal-illokkjar, il-PLL I/O jitlef il-lock.
refclk1	Input	Fakultattiv	It-tieni sors ta 'arloġġ ta' referenza li jmexxi l-PLL I/O għall-karatteristika tal-bidla tal-arloġġ.
exswitch	Input	Fakultattiv	Asserixxi s-sinjal extswitch baxx (1'b0) għal mill-inqas 3 ċikli tal-arloġġ biex taqleb l-arloġġ manwalment.
activeclk	Output	Fakultattiv	Sinjal tal-ħruġ biex jindika liema sors ta 'arloġġ ta' referenza huwa użat minn I/O PLL.
clkbad	Output	Fakultattiv	Sinjal tal-ħruġ li jindika l-istatus tas-sors tal-arloġġ ta 'referenza huwa tajjeb jew ħażin.
cascade_out	Output	Fakultattiv	Sinjal tal-ħruġ li jdaħħal fis-downstream I/O PLL.
adjpllin	Input	Fakultattiv	Sinjal ta 'input li jitma' minn upstream I/O PLL.
outclk_[]	Output	Fakultattiv	Arloġġ tal-ħruġ minn I/O PLL.

Arkivji tal-Gwida għall-Utent Core IOPLL Intel FPGA IP

Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti

Verżjoni IP Core	Gwida għall-Utent
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Storja ta' Reviżjoni tad-Dokument għall-IOPLL Intel FPGA IP Core User Guide

Verżjoni tad-Dokument	Intel Quartus® Verżjoni Prim	Bidliet
2019.06.24	18.1	Aġġornat id-deskrizzjoni għall-inputs tal-arloġġ iddedikati fil- Arkitettura PLL I/O tipika dijagramma.
2019.01.03	18.1	• Aġġornata l- Aċċess għall-port tal-ħruġ PLL LVDS_CLK/LOADEN parametru fil- IOPLL IP Core Parameters – Settings Tab mejda. • Aġġornat id-deskrizzjoni għall-port zdbfbclk fil- IOPLL IP Core Ports mejda.
2018.09.28	18.1	• Ikkoreġu d-deskrizzjoni għall-extswitch fil- IOPLL IP Core Ports mejda. • Isimha mill-ġdid il-qalba tal-IP li ġejjin skont l-Intel rebranding: — Inbidel Altera IOPLL IP core għal IOPLL Intel FPGA IP core. — Inbidel Altera PLL Reconfig IP core għal PLL Reconfig Intel FPGA IP core. — Mibdul Arria 10 FPLL IP core għal fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

Data	Verżjoni	Bidliet
Ġunju 2017	2017.06.16	• Appoġġ miżjud għall-apparati Intel Cyclone 10 GX. • Rebranded bħala Intel.
Diċembru 2016	2016.12.05	Aġġornat id-deskrizzjoni tal-ewwel port tal-qalba tal-IP.
Ġunju 2016	2016.06.23	• Aġġornata IP Core Parameters – Tabella tat-Tab Settings. — Aġġornat id-deskrizzjoni għal Qlib Manwali u Qlib Awtomatiku b'parametri ta' Override Manwali. Is-sinjal tal-kontroll tal-bidla tal-arloġġ huwa attiv baxx. — Aġġornat id-deskrizzjoni għall-parametru Dewmien tal-Qlib. • Counters M u C definiti għall-parametru tal-Għażla tal-Kontro DPS fil-Parametri Ewlenin tal-IP – Tabella Tab tar-Rikonfigurazzjoni Dinamika. • Inbidel l-isem tal-port tal-bidla tal-arloġġ minn clkswitch għal extswitch fid-dijagramma tal-Arkitettura Tipika I/O PLL.
Mejju 2016	2016.05.02	Parametri IP Core Aġġornat - Tabella Tab ta' Rikonfigurazzjoni Dinamika.
Mejju 2015	2015.05.04	Aġġornat id-deskrizzjoni għal Ippermetti aċċess għall-parametru tal-port tal-output PLL LVDS_CLK/LOADEN fil-Parametri tal-Qofol tal-IP – Tabella tat-Tab Settings. Żieda rabta mat-tabella tas-Sinjali Interface Bejn Altera IOPLL u Altera LVDS SERDES IP Cores fil-kapitolu I/O u High Speed ​​I/O f'Arria 10 Devices.
Awwissu 2014	2014.08.18	Rilaxx inizjali.

Dokumenti / Riżorsi

intel UG-01155 IOPLL FPGA IP Core [pdfGwida għall-Utent UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Referenzi

• Manwal għall-Utent