دليل مستخدم Intel UG-01155 IOPLL FPGA IP Core

المعلمة	القيمة القانونية	وصف
عائلة الأجهزة	إنتل آريا 10, إنتل سايكلون 10 جي اكس	يحدد عائلة الجهاز.
عنصر	—	يحدد الجهاز المستهدف.
مستوى السرعة	—	يحدد درجة السرعة للجهاز المستهدف.
وضع PLL	عدد صحيح-N ب ل ل	يحدد الوضع المستخدم لـ IOPLL IP الأساسي. الاختيار القانوني الوحيد هو عدد صحيح-N PLL. إذا كنت بحاجة إلى PLL كسري، فيجب عليك استخدام fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
تردد الساعة المرجعية	—	يحدد تردد الإدخال لساعة الإدخال، refclk، بالميغاهرتز. القيمة الافتراضية هي 100.0 ميجا هرتز. تعتمد القيمة الدنيا والقصوى على الجهاز المحدد.
تمكين منفذ الإخراج مغلق	تشغيل أو إيقاف	قم بالتشغيل لتمكين المنفذ المقفل.
تمكين معلمات ساعة الإخراج الفعلي	تشغيل أو إيقاف	قم بالتشغيل لإدخال معلمات عداد PLL الفعلية بدلاً من تحديد تردد ساعة الإخراج المطلوب.
وضع التشغيل	مباشر, ردود الفعل الخارجية, طبيعي, المصدر متزامن, عازلة تأخير صفر، أو LVDS	يحدد تشغيل PLL. العملية الافتراضية هي مباشر وضع. • إذا قمت بتحديد مباشر في الوضع، يعمل PLL على تقليل طول مسار التغذية المرتدة لإنتاج أصغر ارتعاش ممكن عند مخرج PLL. يتم تحويل مخرجات الساعة الداخلية والخارجية لـ PLL على الطور فيما يتعلق بإدخال ساعة PLL. في هذا الوضع، لا يعوض PLL عن أي شبكات ساعة. • إذا قمت بتحديد طبيعي في الوضع، يعوض PLL تأخير شبكة الساعة الداخلية التي يستخدمها إخراج الساعة. إذا تم استخدام PLL أيضًا لقيادة طرف إخراج ساعة خارجي، يحدث تحول طور مناظر للإشارة على طرف الإخراج. • إذا قمت بتحديد المصدر متزامن في الوضع، يتطابق تأخير الساعة من الدبوس إلى سجل إدخال الإدخال/الإخراج مع تأخير البيانات من الدبوس إلى سجل إدخال الإدخال/الإخراج. • إذا قمت بتحديد ردود الفعل الخارجية في الوضع، يجب عليك توصيل منفذ الإدخال fbclk بمنفذ الإدخال. يجب أن يقوم الاتصال على مستوى اللوحة بتوصيل كل من منفذ الإدخال ومنفذ إخراج الساعة الخارجية، fboutclk. يتم محاذاة منفذ fbclk مع ساعة الإدخال. • إذا قمت بتحديد عازلة تأخير صفر في الوضع، يجب أن يقوم PLL بتغذية دبوس إخراج ساعة خارجي وتعويض التأخير الذي يحدثه هذا الدبوس. تتم مزامنة الإشارة المرصودة على الدبوس مع ساعة الإدخال. يتصل إخراج ساعة PLL بمنفذ altbidir ويقوم بتشغيل zdbfbclk كمنفذ إخراج. إذا كان PLL يحرك أيضًا شبكة الساعة الداخلية، يحدث تحول طور مناظر لتلك الشبكة. • إذا قمت بتحديد LVDS في الوضع، يتم الحفاظ على نفس العلاقة بين البيانات وتوقيت الساعة الخاصة بالدبابيس الموجودة في سجل التقاط SERDES الداخلي. يعوض الوضع التأخير في شبكة ساعة LVDS، وبين طرف البيانات ودبوس إدخال الساعة إلى مسارات تسجيل التقاط SERDES.
عدد الساعات	1–9	يحدد عدد ساعات الإخراج المطلوبة لكل جهاز في تصميم PLL. يتم عرض الإعدادات المطلوبة لتردد الخرج، وإزاحة الطور، ودورة العمل بناءً على عدد الساعات المحددة.
تحديد تردد VCO	تشغيل أو إيقاف	يسمح لك بتقييد تردد VCO إلى القيمة المحددة. وهذا مفيد عند إنشاء PLL للوضع الخارجي LVDS، أو إذا كان حجم خطوة تحول الطور الديناميكي مطلوبًا.
*تابع…*

المعلمة	القيمة القانونية	وصف
تردد VCO (1)	—	• متي تمكين معلمات ساعة الإخراج الفعلي قيد التشغيل — يعرض تردد VCO بناءً على قيم تردد الساعة المرجعية, عامل الضرب (عداد M)، و عامل القسمة (عداد N). • متي تمكين معلمات ساعة الإخراج الفعلي تم إيقاف تشغيله — يسمح لك بتحديد القيمة المطلوبة لتردد VCO. القيمة الافتراضية هي 600.0 ميجا هرتز.
إعطاء الاسم العالمي للساعة	تشغيل أو إيقاف	يسمح لك بإعادة تسمية اسم ساعة الإخراج.
اسم الساعة	—	اسم ساعة المستخدم لقيود تصميم ملخص (SDC).
التردد المطلوب	—	يحدد تردد ساعة الإخراج لمنفذ ساعة الإخراج المقابل، outclk[]، بالميغاهرتز. القيمة الافتراضية هي 100.0 ميجا هرتز. تعتمد القيم الدنيا والقصوى على الجهاز المستخدم. يقرأ PLL فقط الأرقام الموجودة في المنازل العشرية الستة الأولى.
التردد الفعلي	—	يسمح لك بتحديد تردد ساعة الإخراج الفعلي من قائمة الترددات القابلة للتحقيق. القيمة الافتراضية هي أقرب تردد يمكن تحقيقه إلى التردد المطلوب.
وحدات التحول المرحلة	ps or درجات	يحدد وحدة إزاحة الطور لمنفذ ساعة الإخراج المقابل، outclk[]، بالبيكو ثانية (ps) أو بالدرجات.
تحول المرحلة المرغوبة	—	يحدد القيمة المطلوبة لإزاحة الطور. القيمة الافتراضية هي 0 ps.
تحول المرحلة الفعلي	—	يتيح لك تحديد إزاحة الطور الفعلية من قائمة قيم إزاحة الطور التي يمكن تحقيقها. القيمة الافتراضية هي أقرب مرحلة يمكن تحقيقها إلى تحول المرحلة المطلوب.
دورة العمل المطلوبة	0.0–100.0	يحدد القيمة المطلوبة لدورة العمل. القيمة الافتراضية هي 50.0%.
دورة العمل الفعلية	—	يتيح لك تحديد دورة العمل الفعلية من قائمة قيم دورة العمل القابلة للتحقيق. القيمة الافتراضية هي أقرب دورة عمل يمكن تحقيقها إلى دورة العمل المطلوبة.
عامل الضرب (عداد M) (2)	4–511	يحدد عامل الضرب لعداد M. النطاق القانوني للعداد M هو 4-511. ومع ذلك، فإن القيود المفروضة على الحد الأدنى القانوني لتردد PFD والحد الأقصى لتردد VCO القانوني تقيد نطاق العداد M الفعال إلى 4-160.
عامل القسمة (عداد N) (2)	1–511	يحدد عامل تقسيم عداد N. النطاق القانوني للعداد N هو 1-511. ومع ذلك، فإن القيود المفروضة على الحد الأدنى القانوني لتردد PFD تقيد النطاق الفعال لعداد N إلى 1–80.
عامل التقسيم (عداد C) (2)	1–511	يحدد عامل التقسيم لساعة الإخراج (عداد C).

تتوفر هذه المعلمة فقط عند إيقاف تشغيل معلمات ساعة الإخراج الفعلي.

تتوفر هذه المعلمة فقط عند تشغيل تمكين معلمات ساعة الإخراج الفعلي.

معلمات IOPLL IP الأساسية - علامة تبويب الإعدادات

الجدول 2. معلمات IOPLL IP الأساسية - علامة تبويب الإعدادات

المعلمة	القيمة القانونية	وصف
عرض النطاق الترددي PLL مسبقا	قليل, واسطة، أو عالي	يحدد الإعداد المسبق لعرض النطاق الترددي PLL. الاختيار الافتراضي هو قليل.
إعادة تعيين PLL التلقائي	تشغيل أو إيقاف	يقوم تلقائيًا بإعادة ضبط PLL عند فقدان القفل.
قم بإنشاء إدخال ثانٍ لـ clk "refclk1"	تشغيل أو إيقاف	قم بالتشغيل لتوفير ساعة احتياطية متصلة بـ PLL الخاص بك والتي يمكنها التبديل مع الساعة المرجعية الأصلية.
تردد الساعة المرجعية الثانية	—	يختار تردد إشارة ساعة الإدخال الثانية. القيمة الافتراضية هي 100.0 ميجا هرتز. تعتمد القيمة الدنيا والقصوى على الجهاز المستخدم.
قم بإنشاء إشارة "active_clk" للإشارة إلى ساعة الإدخال المستخدمة	تشغيل أو إيقاف	قم بالتشغيل لإنشاء إخراج activeclk. يشير إخراج activeclk إلى ساعة الإدخال المستخدمة بواسطة PLL. تشير إشارة الخرج المنخفضة إلى refclk ويشير ارتفاع إشارة الخرج إلى refclk1.
قم بإنشاء إشارة "clkbad" لكل ساعة من ساعات الإدخال	تشغيل أو إيقاف	قم بالتشغيل لإنشاء مخرجين clkbad، واحد لكل ساعة إدخال. تشير إشارة الخرج المنخفضة إلى أن الساعة تعمل وتشير إشارة الخرج المرتفعة إلى أن الساعة لا تعمل.
وضع التبديل	التبديل التلقائي, التبديل اليدوي، أو التبديل التلقائي مع التجاوز اليدوي	يحدد وضع التبديل لتطبيق التصميم. يدعم IP ثلاثة أوضاع للتبديل: • إذا قمت بتحديد التبديل التلقائي في الوضع، تقوم دائرة PLL بمراقبة الساعة المرجعية المحددة. إذا توقفت ساعة واحدة، تتحول الدائرة تلقائيًا إلى الساعة الاحتياطية في بضع دورات للساعة وتقوم بتحديث إشارات الحالة، clkbad وactiveclk. • إذا قمت بتحديد التبديل اليدوي الوضع، عندما تتغير إشارة التحكم، extswitch، من المنطق المرتفع إلى المنطق المنخفض، وتظل منخفضة لمدة ثلاث دورات على الأقل على مدار الساعة، تتحول ساعة الإدخال إلى الساعة الأخرى. يمكن إنشاء المفتاح extswitch من منطق FPGA الأساسي أو دبوس الإدخال. • إذا اخترت التبديل التلقائي مع التجاوز اليدوي الوضع، عندما تكون إشارة extswitch منخفضة، فإنه يتجاوز وظيفة التبديل التلقائي. طالما ظل extswitch منخفضًا، فسيتم حظر أي إجراء تحويل آخر. لاختيار هذا الوضع، يجب أن يكون مصدرا الساعتين قيد التشغيل ولا يمكن أن يختلف تردد الساعتين بأكثر من 20%. إذا لم تكن كلتا الساعتين على نفس التردد، ولكن فرق الفترة بينهما في حدود 20%، فيمكن أن تكتشف كتلة اكتشاف فقدان الساعة الساعة المفقودة. من المرجح أن يخرج PLL من القفل بعد تبديل إدخال ساعة PLL ويحتاج إلى وقت للقفل مرة أخرى.
تأخير التحول	0–7	يضيف مقدارًا محددًا من تأخير الدورة إلى عملية التبديل. القيمة الافتراضية هي 0.
الوصول إلى منفذ الإخراج PLL LVDS_CLK/ LOADEN	عاجز, تمكين LVDS_CLK/ تحميل 0، أو تمكين LVDS_CLK/ تحميل 0 & 1	يختار تمكين LVDS_CLK/LOADEN 0 or تمكين LVDS_CLK/تحميل 0 و1 لتمكين PLL lvds_clk أو تحميل منفذ الإخراج. لتمكين هذه المعلمة في حالة قيام PLL بتغذية كتلة LVDS SERDES باستخدام PLL خارجي. عند استخدام منافذ I/O PLL outclk مع منافذ LVDS، يتم استخدام outclk[0..3] لمنافذ lvds_clk[0,1] وloaden[0,1]، ويمكن استخدام outclk4 لمنافذ coreclk.
تمكين الوصول إلى منفذ إخراج PLL DPA	تشغيل أو إيقاف	قم بالتشغيل لتمكين منفذ إخراج PLL DPA.
*تابع…*

المعلمة	القيمة القانونية	وصف
تمكين الوصول إلى منفذ إخراج الساعة الخارجية PLL	تشغيل أو إيقاف	قم بالتشغيل لتمكين منفذ إخراج الساعة الخارجية PLL.
يحدد outclk الذي سيتم استخدامه كمصدر extclk_out[0].	C0 – C8	يحدد منفذ outclk الذي سيتم استخدامه كمصدر extclk_out[0].
يحدد outclk الذي سيتم استخدامه كمصدر extclk_out[1].	C0 – C8	يحدد منفذ outclk الذي سيتم استخدامه كمصدر extclk_out[1].

علامة التبويب المتتالية

الجدول 3. المعلمات الأساسية لـ IOPLL IP – علامة التبويب المتتالية 3

المعلمة	القيمة القانونية	وصف
قم بإنشاء إشارة "تتالي للخارج" للاتصال بـ PLL في اتجاه المصب	تشغيل أو إيقاف	قم بالتشغيل لإنشاء منفذ cascade_out، الذي يشير إلى أن PLL هذا هو مصدر ويتصل مع PLL الوجهة (المصب).
يحدد outclk الذي سيتم استخدامه كمصدر متتالي	0–8	يحدد المصدر المتتالي.
قم بإنشاء إشارة adjpllin أو cclk للاتصال بـ PLL المنبع	تشغيل أو إيقاف	قم بالتشغيل لإنشاء منفذ إدخال، مما يشير إلى أن PLL هذا هو وجهة ويتصل بمصدر (المنبع) PLL.

علامة التبويب إعادة التكوين الديناميكي

الجدول 4. معلمات IOPLL IP الأساسية - علامة تبويب إعادة التكوين الديناميكي

المعلمة	القيمة القانونية	وصف
تمكين إعادة التكوين الديناميكي لـ PLL	تشغيل أو إيقاف	قم بتشغيل تمكين إعادة التكوين الديناميكي لـ PLL هذا (بالاشتراك مع PLL Reconfig Intel FPGA IP core).
تمكين الوصول إلى منافذ تحويل الطور الديناميكي	تشغيل أو إيقاف	قم بتشغيل تمكين واجهة تحول الطور الديناميكي مع PLL.
خيار إنشاء MIF (3)	يولد جديد MIF File, إضافة التكوين إلى MIF الموجود File، و إنشاء MIF File أثناء إنشاء IP	إما إنشاء .mif جديد file يحتوي على التكوين الحالي لـ I/O PLL، أو قم بإضافة هذا التكوين إلى .mif موجود file. يمكنك استخدام هذا .mif file أثناء إعادة التكوين الديناميكي لإعادة تكوين I/O PLL إلى إعداداته الحالية.
الطريق إلى MIF الجديد file (4)	—	أدخل الموقع و file اسم .mif الجديد file ليتم إنشاؤها.
المسار إلى MIF الموجود file (5)	—	أدخل الموقع و file اسم .mif الموجود file كنت تنوي إضافة إلى.
*تابع…*

تتوفر هذه المعلمة فقط عند تشغيل تمكين إعادة التكوين الديناميكي لـ PLL.

تتوفر هذه المعلمة فقط عند إنشاء MIF جديد File تم تحديده كجيل MIF
خيار.

المعلمة	القيمة القانونية	وصف
تمكين التحول الديناميكي للمرحلة لتدفق MIF (3)	تشغيل أو إيقاف	قم بالتشغيل لتخزين خصائص تحول الطور الديناميكي لإعادة تكوين PLL.
اختيار عداد DPS (6)	C0 – C8, كل ج, or M	يختار العداد للخضوع لتحول الطور الديناميكي. M هو عداد ردود الفعل وC هو عدادات ما بعد النطاق.
عدد التحولات المرحلة الديناميكية (6)	1–7	يختار عدد زيادات تحول الطور. حجم زيادة تحول الطور الواحد يساوي 1/8 من فترة VCO. القيمة الافتراضية هي 1.
اتجاه التحول الديناميكي للمرحلة (6)	إيجابي or سلبي	يحدد اتجاه تحول الطور الديناميكي لتخزينه في PLL MIF.

تتوفر هذه المعلمة فقط عند إضافة تكوين إلى MIF الموجود File تم تحديده كخيار إنشاء MIF

معلمات IOPLL IP الأساسية - علامة تبويب المعلمات المتقدمة

الجدول 5. معلمات IOPLL IP الأساسية - علامة تبويب المعلمات المتقدمة

المعلمة	القيمة القانونية	وصف
المعلمات المتقدمة	—	يعرض جدولاً بإعدادات PLL الفعلية التي سيتم تنفيذها بناءً على مدخلاتك.

الوصف الوظيفي

إن I/O PLL هو نظام للتحكم في التردد يقوم بإنشاء ساعة إخراج عن طريق مزامنة نفسه مع ساعة الإدخال. يقارن PLL فرق الطور بين إشارة الدخل وإشارة الخرج للمجلدtagمذبذب يتم التحكم فيه إلكترونيًا (VCO) ثم يقوم بإجراء مزامنة الطور للحفاظ على زاوية طور ثابتة (قفل) على تردد الإدخال أو الإشارة المرجعية. إن حلقة المزامنة أو التغذية المرتدة السلبية للنظام تجبر PLL على أن يكون مقفلاً على الطور.
يمكنك تكوين PLLs كمضاعفات تردد، أو مقسمات، أو مزيلات تشكيل، أو مولدات تتبع، أو دوائر استرداد الساعة. يمكنك استخدام PLLs لتوليد ترددات مستقرة، أو استعادة الإشارات من قناة اتصال صاخبة، أو توزيع إشارات الساعة في جميع أنحاء التصميم الخاص بك.

اللبنات الأساسية للPLL

الكتل الرئيسية لـ I/O PLL هي كاشف تردد الطور (PFD)، ومضخة الشحن، ومرشح الحلقة، وVCO، والعدادات، مثل عداد التغذية الراجعة (M)، وعداد ما قبل القياس (N)، وعداد ما بعد القياس. عدادات المقياس (ج). تعتمد بنية PLL على الجهاز الذي تستخدمه في تصميمك.

تتوفر هذه المعلمة فقط عند تشغيل "تمكين تغيير الطور الديناميكي لتدفق MIF".

بنية I/O PLL النموذجية

تُستخدم المصطلحات التالية بشكل شائع لوصف سلوك PLL:
وقت قفل PLL - المعروف أيضًا باسم وقت اكتساب PLL. وقت قفل PLL هو الوقت الذي يصل فيه PLL إلى التردد المستهدف وعلاقة الطور بعد تشغيل الطاقة، أو بعد تغيير تردد الإخراج المبرمج، أو بعد إعادة تعيين PLL. ملاحظة: لا يقوم برنامج المحاكاة بوضع نموذج لوقت قفل PLL واقعي. تُظهر المحاكاة وقت قفل سريعًا بشكل غير واقعي. للحصول على مواصفات وقت القفل الفعلي، راجع ورقة بيانات الجهاز.
دقة PLL — الحد الأدنى لقيمة زيادة التردد لـ PLL VCO. يحدد عدد البتات في عدادات M وN قيمة دقة PLL.
PLL قampمعدل لو - FREF sampتردد ling المطلوب لإجراء تصحيح الطور والتردد في PLL. PLL قampالمعدل هو fREF /N.

PLL قفل

يعتمد قفل PLL على إشارتي الإدخال في كاشف تردد الطور. إشارة القفل هي مخرج غير متزامن لـ PLLs. يعتمد عدد الدورات المطلوبة لبوابة إشارة القفل على ساعة إدخال PLL التي تعمل على تسجيل دائرة القفل المسور. قم بتقسيم الحد الأقصى لوقت قفل PLL على فترة ساعة إدخال PLL لحساب عدد دورات الساعة المطلوبة لبوابة إشارة القفل.

أوضاع التشغيل

يدعم IOPLL IP core ستة أوضاع مختلفة لردود الفعل على مدار الساعة. يسمح كل وضع بضرب وقسمة الساعة، وتحويل الطور، وبرمجة دورة العمل.

ساعات الإخراج

يمكن لنواة IOPLL IP إنشاء ما يصل إلى تسع إشارات خرج على مدار الساعة. تشير إشارات إخراج الساعة التي تم إنشاؤها إلى الساعة الأساسية أو الكتل الخارجية خارج النواة.
يمكنك استخدام إشارة إعادة الضبط لإعادة ضبط قيمة ساعة الإخراج إلى 0 وتعطيل ساعات إخراج PLL.
تحتوي كل ساعة إخراج على مجموعة من الإعدادات المطلوبة حيث يمكنك تحديد القيم المطلوبة لتردد الإخراج وإزاحة الطور ودورة العمل. الإعدادات المطلوبة هي الإعدادات التي تريد تنفيذها في التصميم الخاص بك.

القيم الفعلية للتردد، وتحول الطور، ودورة العمل هي أقرب الإعدادات (أفضل تقريبي للإعدادات المطلوبة) التي يمكن تنفيذها في دائرة PLL.

تحويل الساعة المرجعية

تسمح ميزة تبديل الساعة المرجعية لـ PLL بالتبديل بين ساعتين إدخال مرجعيتين. استخدم هذه الميزة لتكرار الساعة، أو لتطبيق مجال الساعة المزدوجة كما هو الحال في النظام. يمكن للنظام تشغيل ساعة زائدة عن الحاجة إذا توقفت الساعة الأساسية عن العمل.
باستخدام ميزة تبديل الساعة المرجعية، يمكنك تحديد التردد لساعة الإدخال الثانية، وتحديد الوضع والتأخير للتحويل.

تحتوي كتلة اكتشاف فقدان الساعة وكتلة تبديل الساعة المرجعية على الوظائف التالية:

يراقب حالة الساعة المرجعية. في حالة فشل الساعة المرجعية، تتحول الساعة تلقائيًا إلى مصدر إدخال ساعة احتياطية. تقوم الساعة بتحديث حالة إشارات clkbad وactiveclk للتنبيه بالحدث.
يقوم بتبديل الساعة المرجعية ذهابًا وإيابًا بين ترددين مختلفين. استخدم إشارة extswitch للتحكم يدويًا في إجراء التبديل. بعد حدوث التبديل، قد يفقد PLL القفل مؤقتًا ويخضع لعملية الحساب.

المتتالية من PLL إلى PLL

إذا قمت بتتالي PLLs في التصميم الخاص بك، يجب أن يكون لدى PLL المصدر (المنبع) إعداد نطاق ترددي منخفض، بينما يجب أن يكون PLL الوجهة (المصب) إعداد عرض النطاق الترددي العالي. أثناء التتالي، يعمل إخراج PLL المصدر بمثابة الساعة المرجعية (الإدخال) لـ PLL الوجهة. يجب أن تكون إعدادات عرض النطاق الترددي لـ PLLs المتتالية مختلفة. إذا كانت إعدادات عرض النطاق الترددي لـ PLLs المتتالية هي نفسها، فقد تكون PLLs المتتالية amplify ضوضاء الطور عند ترددات معينة. يتم استخدام مصدر ساعة إدخال adjpllin للتتالي بين PLLs الكسرية القابلة للكسر.

الموانئ

الجدول 6. منافذ IOPLL IP الأساسية

المعلمة	يكتب	حالة	وصف
refclk	مدخل	مطلوب	مصدر الساعة المرجعية الذي يحرك I/O PLL.
اولاً	مدخل	مطلوب	منفذ إعادة الضبط غير المتزامن لساعات الإخراج. قم بقيادة هذا المنفذ عالياً لإعادة ضبط جميع ساعات الإخراج إلى القيمة 0. يجب عليك توصيل هذا المنفذ بإشارة تحكم المستخدم.
fbclk	مدخل	خياري	منفذ إدخال الملاحظات الخارجية لـ I/O PLL. يقوم قلب IOPLL IP بإنشاء هذا المنفذ عندما يعمل I/O PLL في وضع التغذية المرتدة الخارجية أو وضع المخزن المؤقت بدون تأخير. لإكمال حلقة التغذية الراجعة، يجب أن يقوم الاتصال على مستوى اللوحة بتوصيل منفذ fbclk ومنفذ إخراج الساعة الخارجية لوحدة الإدخال/الإخراج PLL.
com.fboutclk	الناتج	خياري	المنفذ الذي يغذي منفذ fbclk من خلال الدوائر المقلدة. يتوفر منفذ fboutclk فقط إذا كان I/O PLL في وضع التغذية الراجعة الخارجية.
com.zdbfbclk	ثنائي الاتجاه	خياري	المنفذ ثنائي الاتجاه الذي يتصل بالدوائر المقلدة. يجب أن يتصل هذا المنفذ بمنفذ ثنائي الاتجاه يتم وضعه على دبوس الإخراج المخصص للتغذية المرتدة الإيجابية لوحدة الإدخال/الإخراج PLL. يتوفر منفذ zdbfbclk فقط إذا كان I/O PLL في وضع المخزن المؤقت ذو التأخير الصفري. لتجنب انعكاس الإشارة عند استخدام وضع المخزن المؤقت بدون تأخير، لا تضع آثار اللوحة على طرف الإدخال/الإخراج ثنائي الاتجاه.
مغلق	الناتج	خياري	يقوم قلب IOPLL IP بتشغيل هذا المنفذ عاليًا عندما يحصل PLL على القفل. يظل المنفذ مرتفعًا طالما أن IOPLL مقفل. يؤكد I/O PLL على المنفذ المقفل عندما تكون مراحل وترددات الساعة المرجعية وساعة التغذية الراجعة هي
*تابع…*

المعلمة	يكتب	حالة	وصف
			نفسه أو ضمن التسامح دائرة القفل. عندما يتجاوز الفرق بين إشارتي الساعة تسامح دائرة القفل، يفقد I/O PLL القفل.
refclk1	مدخل	خياري	مصدر الساعة المرجعي الثاني الذي يقوم بتشغيل I/O PLL لميزة تبديل الساعة.
com.extswitch	مدخل	خياري	قم بتأكيد إشارة extswitch المنخفضة (1'b0) لمدة 3 دورات على الأقل لتبديل الساعة يدويًا.
activeclk	الناتج	خياري	إشارة الخرج للإشارة إلى مصدر الساعة المرجعية المستخدم بواسطة I/O PLL.
com.clkbad	الناتج	خياري	إشارة الخرج التي تشير إلى أن حالة مصدر الساعة المرجعية جيدة أو سيئة.
cascade_out	الناتج	خياري	إشارة الخرج التي تغذي الإدخال/الإخراج PLL.
com.adjpllin	مدخل	خياري	إشارة الإدخال التي تتغذى من المنبع I/O PLL.
outclk_[]	الناتج	خياري	ساعة الإخراج من I/O PLL.

أرشيفات دليل المستخدم الأساسي لـ IOPLL Intel FPGA IP

إذا لم يكن إصدار IP الأساسي مدرجًا، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق

نسخة IP الأساسية	دليل المستخدم
17.0	Altera I/O حلقة مقفلة الطور (Altera IOPLL) دليل مستخدم IP الأساسي
16.1	Altera I/O حلقة مقفلة الطور (Altera IOPLL) دليل مستخدم IP الأساسي
16.0	Altera I/O حلقة مقفلة الطور (Altera IOPLL) دليل مستخدم IP الأساسي
15.0	Altera I/O حلقة مقفلة الطور (Altera IOPLL) دليل مستخدم IP الأساسي

سجل مراجعة المستند لدليل مستخدم IOPLL Intel FPGA IP Core

نسخة الوثيقة	إنتل كوارتس® النسخة الأولية	التغييرات
2019.06.24	18.1	تم تحديث الوصف لمدخلات الساعة المخصصة في بنية I/O PLL النموذجية رسم بياني.
2019.01.03	18.1	• تحديث الوصول إلى منفذ الإخراج PLL LVDS_CLK/LOADEN المعلمة في معلمات IOPLL IP الأساسية - علامة تبويب الإعدادات طاولة. • تم تحديث الوصف الخاص بمنفذ zdbfbclk في ملف منافذ IOPLL IP الأساسية طاولة.
2018.09.28	18.1	• تصحيح وصف extswitch في منافذ IOPLL IP الأساسية طاولة. • تمت إعادة تسمية مراكز IP التالية وفقًا لإعادة تسمية العلامة التجارية لشركة Intel: - تم تغيير قلب Altera IOPLL IP إلى IOPLL Intel FPGA IP core. - تم تغيير Altera PLL Reconfig IP core إلى PLL Reconfig Intel FPGA IP core. - تم تغيير نواة Arria 10 FPLL IP إلى fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

تاريخ	إصدار	التغييرات
يونيو 2017	2017.06.16	• تمت إضافة الدعم لأجهزة Intel Cyclone 10 GX. • تم تغيير علامتها التجارية لتصبح Intel.
2016 ديسمبر	2016.12.05	تم تحديث وصف المنفذ الأول لنواة IP.
يونيو 2016	2016.06.23	• تحديث معلمات IP الأساسية - جدول علامة تبويب الإعدادات. - تم تحديث الوصف الخاص بالتحويل اليدوي والتحويل التلقائي باستخدام معلمات التجاوز اليدوي. إشارة التحكم في تبديل الساعة نشطة منخفضة. — تم تحديث الوصف لمعلمة تأخير التحويل. • تعريف عدادات M وC لمعلمة تحديد عداد DPS في معلمات IP الأساسية - جدول علامة تبويب إعادة التكوين الديناميكي. • تم تغيير اسم منفذ تحويل الساعة من clkswitch إلى extswitch في الرسم التخطيطي النموذجي لهندسة الإدخال/الإخراج PLL.
مايو 2016	2016.05.02	تم تحديث معلمات IP الأساسية - جدول علامة تبويب إعادة التكوين الديناميكي.
مايو 2015	2015.05.04	تم تحديث الوصف لتمكين الوصول إلى معلمة منفذ الإخراج PLL LVDS_CLK/LOADEN في معلمات IP الأساسية - جدول علامة تبويب الإعدادات. تمت إضافة رابط إلى واجهة الإشارة بين جدول Altera IOPLL وAltera LVDS SERDES IP Cores في فصل الإدخال/الإخراج والإدخال/الإخراج عالي السرعة في فصل أجهزة Arria 10.
أغسطس 2014	2014.08.18	الإصدار الأولي.

المستندات / الموارد

إنتل UG-01155 IOPLL FPGA IP كور [بي دي اف] دليل المستخدم
UG-01155 IOPLL FPGA IP كور، UG-01155، IOPLL FPGA IP كور، FPGA IP كور

مراجع

دليل المستخدم

إنتل UG-01155 IOPLL FPGA IP كور

دليل مستخدم IOPLL Intel® FPGA IP Core