intel UG-01155 IOPLL FPGA Nucleo IP

Aggiornato per Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core Guida dell'utente

Il core IP IOPLL Intel® FPGA consente di configurare le impostazioni di Intel Arria® 10 e Intel Cyclone® 10 GX I/O PLL.

IOPLL IP core supporta le seguenti funzioni:

• Supporta sei diverse modalità di feedback del clock: diretto, feedback esterno, normale, sincrono alla sorgente, buffer a ritardo zero e modalità LVDS.
• Genera fino a nove segnali di uscita di clock per i dispositivi Intel Arria 10 e Intel CycloneM 10 GX.
• Commuta tra due clock di ingresso di riferimento.
• Supporta l'ingresso PLL adiacente (adjpllin) per il collegamento con un PLL upstream in modalità PLL a cascata.
• Genera l'inizializzazione della memoria File (.mif) e consente la riconfigurazione dinamica PLL.
• Supporta lo sfasamento dinamico PLL.

Informazioni correlate

• Introduzione ai core IP FPGA Intel
  Fornisce ulteriori informazioni sui core Intel FPGA IP e sull'editor dei parametri.
• Modalità operative a pagina 9
• Output Clock a pagina 10
• Fare riferimento a Commutazione orologio a pagina 10
• Collegamento in cascata PLL-PLL a pagina 11
• Archivi della guida dell'utente di IOPLL Intel FPGA IP Core a pagina 12

Fornisce un elenco di guide per l'utente per le versioni precedenti del core IP FPGA Intel IOPLL.

Supporto della famiglia di dispositivi

Il core IP IOPLL supporta solo le famiglie di dispositivi Intel Arria 10 e Intel Cyclone 10 GX.

Parametri principali IP IOPLL

L'editor dei parametri principali IP IOPLL viene visualizzato nella categoria PLL del Catalogo IP.

Parametro	Valore legale	Descrizione
Famiglia di dispositivi	Intel Aria 10, Intel Ciclone 10 GX	Specifica la famiglia di dispositivi.
Componente	—	Specifica il dispositivo di destinazione.
Grado di velocità	—	Specifica il grado di velocità per il dispositivo di destinazione.
Modalità PLL	Intero-N PLL	Specifica la modalità utilizzata per il core IP IOPLL. L'unica selezione legale è PLL con N intero. Se hai bisogno di un PLL frazionario, devi utilizzare il core IP fPLL Intel Arria 10/Cyclone 10 FPGA.
Frequenza di clock di riferimento	—	Specifica la frequenza di ingresso per il clock di ingresso, refclk, in MHz. Il valore predefinito è 100.0 MHz. Il valore minimo e massimo dipende dal dispositivo selezionato.
Abilita porta di uscita bloccata	Accendi o Spegni	Attivare per abilitare la porta bloccata.
Abilita i parametri del clock dell'uscita fisica	Accendi o Spegni	Attivare per immettere i parametri fisici del contatore PLL invece di specificare una frequenza di clock di uscita desiderata.
Modalità di funzionamento	diretto, feedback esterno, normale, sorgente sincrona, buffer di ritardo zero, O lvds	Specifica il funzionamento del PLL. L'operazione predefinita è diretto modalità. • Se si seleziona il diretto modalità, il PLL riduce al minimo la lunghezza del percorso di retroazione per produrre il più piccolo jitter possibile all'uscita del PLL. Le uscite del clock interno e del clock esterno del PLL sono sfasate rispetto all'ingresso del clock del PLL. In questa modalità, il PLL non compensa eventuali reti di clock. • Se si seleziona il normale modalità, il PLL compensa il ritardo della rete di clock interna utilizzata dall'uscita di clock. Se il PLL viene utilizzato anche per pilotare un pin di uscita del clock esterno, si verifica un corrispondente sfasamento del segnale sul pin di uscita. • Se si seleziona il sorgente sincrona modalità, il ritardo di clock dal pin al registro di input I/O corrisponde al ritardo dei dati dal pin al registro di input I/O. • Se si seleziona il feedback esterno modalità, è necessario collegare la porta di ingresso fbclk a un pin di ingresso. Una connessione a livello di scheda deve collegare sia il pin di ingresso che la porta di uscita del clock esterno, fboutclk. La porta fbclk è allineata con il clock di ingresso. • Se si seleziona il buffer di ritardo zero modalità, il PLL deve alimentare un pin di uscita del clock esterno e compensare il ritardo introdotto da quel pin. Il segnale osservato sul pin è sincronizzato con il clock di ingresso. L'output del clock PLL si collega alla porta altbidir e gestisce zdbfbclk come porta di output. Se il PLL guida anche la rete di clock interna, si verifica un corrispondente sfasamento di tale rete. • Se si seleziona il lvds modalità, viene mantenuta la stessa relazione di temporizzazione dei dati e dell'orologio dei pin nel registro di acquisizione SERDES interno. La modalità compensa i ritardi nella rete di clock LVDS e tra il pin dei dati e il pin di ingresso del clock ai percorsi del registro di acquisizione SERDES.
Numero di orologi	1–9	Specifica il numero di clock di uscita richiesti per ciascun dispositivo nella progettazione PLL. Le impostazioni richieste per la frequenza di uscita, lo sfasamento e il duty cycle vengono visualizzate in base al numero di clock selezionati.
Specifica la frequenza VCO	Accendi o Spegni	Consente di limitare la frequenza VCO al valore specificato. Ciò è utile quando si crea un PLL per la modalità esterna LVDS o se si desidera una specifica dimensione del passo di sfasamento dinamico.
continua…

Parametro	Valore legale	Descrizione
Frequenza VCO (1)	—	• Quando Abilita i parametri del clock dell'uscita fisica è attivato: visualizza la frequenza VCO in base ai valori per Frequenza di clock di riferimento, Fattore di moltiplicazione (contatore M), E Fattore di divisione (contatore N). • Quando Abilita i parametri del clock dell'uscita fisica è disattivato: consente di specificare il valore richiesto per la frequenza VCO. Il valore predefinito è 600.0 MHz.
Assegna un nome globale all'orologio	Accendi o Spegni	Consente di rinominare il nome del clock di uscita.
Nome dell'orologio	—	Il nome dell'orologio dell'utente per Synopsis Design Constraints (SDC).
Frequenza desiderata	—	Specifica la frequenza di clock di output della porta di clock di output corrispondente, outclk[], in MHz. Il valore predefinito è 100.0 MHz. I valori minimo e massimo dipendono dal dispositivo utilizzato. Il PLL legge solo i numeri nelle prime sei cifre decimali.
Frequenza effettiva	—	Consente di selezionare la frequenza di clock di uscita effettiva da un elenco di frequenze ottenibili. Il valore predefinito è la frequenza ottenibile più vicina alla frequenza desiderata.
Unità di spostamento di fase	ps or gradi	Specifica l'unità di sfasamento per la porta di clock di uscita corrispondente, outclk[], in picosecondi (ps) o gradi.
Spostamento di fase desiderato	—	Specifica il valore richiesto per lo sfasamento. Il valore predefinito è 0 ps.
Cambio di fase effettivo	—	Consente di selezionare lo sfasamento effettivo da un elenco di valori di sfasamento ottenibili. Il valore predefinito è lo sfasamento ottenibile più vicino allo sfasamento desiderato.
Ciclo di lavoro desiderato	0.0–100.0	Specifica il valore richiesto per il ciclo di lavoro. Il valore predefinito è 50.0%.
Ciclo di lavoro effettivo	—	Consente di selezionare il ciclo di lavoro effettivo da un elenco di valori del ciclo di lavoro ottenibili. Il valore predefinito è il ciclo di lavoro ottenibile più vicino al ciclo di lavoro desiderato.
Fattore di moltiplicazione (contatore M) (2)	4–511	Specifica il fattore di moltiplicazione di M-counter. L'intervallo legale del segnalino M è 4–511. Tuttavia, le restrizioni sulla frequenza PFD minima legale e sulla frequenza VCO massima legale limitano l'intervallo effettivo del contatore M a 4–160.
Fattore di divisione (contatore N) (2)	1–511	Specifica il fattore di divisione di N-counter. L'intervallo legale del contatore N è 1–511. Tuttavia, le restrizioni sulla frequenza PFD minima legale limitano l'intervallo effettivo del contatore N a 1–80.
Fattore di divisione (contatore C) (2)	1–511	Specifica il fattore di divisione per il clock di uscita (contatore C).

1. Questo parametro è disponibile solo quando Enable physical output clock parameters è disattivato.
2. Questo parametro è disponibile solo quando l'opzione Abilita i parametri del clock dell'uscita fisica è attivata.

Parametri principali IP IOPLL – scheda Impostazioni

Tabella 2. Parametri principali IP IOPLL – Scheda Impostazioni

Parametro	Valore legale	Descrizione
Preimpostazione della larghezza di banda PLL	Basso, Medio, O Alto	Specifica l'impostazione preimpostata della larghezza di banda PLL. La selezione predefinita è Basso.
Ripristino automatico PLL	Accendi o Spegni	Autoripristina automaticamente il PLL in caso di perdita del blocco.
Crea un secondo input clk 'refclk1'	Accendi o Spegni	Attivare per fornire un orologio di backup collegato al PLL che può commutare con l'orologio di riferimento originale.
Seconda frequenza di clock di riferimento	—	Seleziona la frequenza del secondo segnale di clock in ingresso. Il valore predefinito è 100.0 MHz. Il valore minimo e massimo dipende dal dispositivo utilizzato.
Crea un segnale 'active_clk' per indicare il clock di ingresso in uso	Accendi o Spegni	Attivare per creare l'output activeclk. L'uscita activeclk indica il clock di ingresso utilizzato dal PLL. Il segnale di uscita basso indica refclk e il segnale di uscita alto indica refclk1.
Crea un segnale 'clkbad' per ciascuno dei clock di ingresso	Accendi o Spegni	Attivare per creare due uscite clkbad, una per ciascun clock di ingresso. Il segnale di uscita basso indica che l'orologio funziona e il segnale di uscita alto indica che l'orologio non funziona.
Modalità di passaggio	Passaggio automatico, Passaggio manuale, O Commutazione automatica con comando manuale	Specifica la modalità di commutazione per l'applicazione di progettazione. L'IP supporta tre modalità di commutazione: • Se si seleziona il Passaggio automatico modalità, il circuito PLL monitora il clock di riferimento selezionato. Se un clock si ferma, il circuito passa automaticamente al clock di backup in pochi cicli di clock e aggiorna i segnali di stato, clkbad e activeclk. • Se si seleziona il Passaggio manuale modalità, quando il segnale di controllo, extswitch, passa da logico alto a logico basso e rimane basso per almeno tre cicli di clock, il clock di ingresso passa all'altro clock. L'extswitch può essere generato dalla logica principale dell'FPGA o dal pin di ingresso. • Se si seleziona Commutazione automatica con comando manuale modalità, quando il segnale extswitch è basso, esclude la funzione di commutazione automatica. Finché extswitch rimane basso, l'ulteriore azione di commutazione è bloccata. Per selezionare questa modalità, le due sorgenti di clock devono essere in esecuzione e la frequenza dei due clock non può differire di oltre il 20%. Se entrambi gli orologi non sono sulla stessa frequenza, ma la loro differenza di periodo è entro il 20%, il blocco di rilevamento della perdita dell'orologio può rilevare l'orologio perso. Molto probabilmente il PLL esce dal blocco dopo la commutazione dell'ingresso dell'orologio PLL e ha bisogno di tempo per bloccarsi di nuovo.
Ritardo di commutazione	0–7	Aggiunge una quantità specifica di ritardo del ciclo al processo di commutazione. Il valore predefinito è 0.
Accesso alla porta di uscita PLL LVDS_CLK/LOADEN	Disabilitato, Abilita LVDS_CLK/ CARICA 0, O Abilita LVDS_CLK/ CARICA 0 & 1	Selezionare Abilita LVDS_CLK/LOADEN 0 or Abilita LVDS_CLK/ LOADEN 0 e 1 per abilitare il PLL lvds_clk o caricare la porta di uscita. Abilita questo parametro nel caso in cui il PLL alimenti un blocco LVDS SERDES con PLL esterno. Quando si utilizzano le porte I/O PLL outclk con le porte LVDS, outclk[0..3] vengono utilizzate per le porte lvds_clk[0,1] e loaden[0,1], outclk4 può essere utilizzato per le porte coreclk.
Abilita l'accesso alla porta di uscita PLL DPA	Accendi o Spegni	Attivare per abilitare la porta di uscita PLL DPA.
continua…

Parametro	Valore legale	Descrizione
Abilita l'accesso alla porta di uscita del clock esterno PLL	Accendi o Spegni	Attivare per abilitare la porta di uscita del clock esterno PLL.
Specifica quale outclk utilizzare come sorgente extclk_out[0].	C0 – C8	Specifica la porta outclk da utilizzare come origine extclk_out[0].
Specifica quale outclk utilizzare come sorgente extclk_out[1].	C0 – C8	Specifica la porta outclk da utilizzare come origine extclk_out[1].

Scheda a cascata

Tabella 3. Parametri principali IP IOPLL – Scheda a cascata3

Parametro	Valore legale	Descrizione
Crea un segnale "cascata in uscita" per connetterti con un PLL a valle	Accendi o Spegni	Attivare per creare la porta cascade_out, che indica che questo PLL è un'origine e si connette con un PLL di destinazione (downstream).
Specifica quale outclk utilizzare come sorgente a cascata	0–8	Specifica l'origine a cascata.
Crea un segnale adjpllin o cclk per connetterti con un PLL upstream	Accendi o Spegni	Attivare per creare una porta di ingresso, che indica che questo PLL è una destinazione e si connette con un PLL di origine (upstream).

Scheda Riconfigurazione dinamica

Tabella 4. Parametri principali IP IOPLL – Scheda Riconfigurazione dinamica

Parametro	Valore legale	Descrizione
Abilita la riconfigurazione dinamica del PLL	Accendi o Spegni	Attivare l'abilitazione della riconfigurazione dinamica di questo PLL (insieme a PLL Reconfig Intel FPGA IP core).
Abilita l'accesso alle porte di sfasamento dinamico	Accendi o Spegni	Attivare l'abilitazione dell'interfaccia di sfasamento dinamico con il PLL.
Opzione di generazione MIF (3)	Generare Nuovo MIF File, Aggiungi configurazione a MIF esistente File, E Crea MIF File durante la generazione IP	Crea un nuovo file .mif file contenente la configurazione corrente del PLL I/O o aggiungere questa configurazione a un file .mif esistente file. Puoi usare questo .mif file durante la riconfigurazione dinamica per riconfigurare il PLL I/O alle impostazioni correnti.
Percorso verso il nuovo MIF file (4)	—	Inserisci la posizione e file nome del nuovo .mif file da creare.
Percorso a MIF esistente file (5)	—	Inserisci la posizione e file nome del file .mif esistente file intendi aggiungere.
continua…

1. Questo parametro è disponibile solo quando l'opzione Abilita riconfigurazione dinamica del PLL è attivata.
2. Questo parametro è disponibile solo quando Generate New MIF File è selezionato come Generazione MIF
   Opzione.

   Parametro	Valore legale	Descrizione
   Abilita Dynamic Phase Shift per lo streaming MIF (3)	Accendi o Spegni	Attivare per memorizzare le proprietà di sfasamento dinamico per la riconfigurazione PLL.
   Selezione contatore DPS (6)	C0 – C8, Tutto C, or M	Seleziona il contatore da sottoporre a sfasamento dinamico. M è il contatore di feedback e C sono i contatori post-scala.
   Numero di sfasamenti dinamici (6)	1–7	Seleziona il numero di incrementi di sfasamento. La dimensione di un incremento di sfasamento singolo è pari a 1/8 del periodo VCO. Il valore predefinito è 1.
   Direzione di sfasamento dinamico (6)	Positivo or Negativo	Determina la direzione dello sfasamento dinamico da memorizzare nel PLL MIF.

3. Questo parametro è disponibile solo quando Aggiungi configurazione a MIF esistente File è selezionato come opzione di generazione MIF

Parametri principali IP IOPLL – Scheda Parametri avanzati

Tabella 5. Parametri principali IP IOPLL – Scheda Parametri avanzati

Parametro	Valore legale	Descrizione
Parametri avanzati	—	Visualizza una tabella di impostazioni PLL fisiche che verranno implementate in base all'input.

Descrizione funzionale

• Un I/O PLL è un sistema di controllo della frequenza che genera un clock di uscita sincronizzandosi con un clock di ingresso. Il PLL confronta la differenza di fase tra il segnale di ingresso e il segnale di uscita di un voltage-controllato oscillatore (VCO) e quindi esegue la sincronizzazione di fase per mantenere un angolo di fase costante (blocco) sulla frequenza del segnale di ingresso o di riferimento. La sincronizzazione o l'anello di feedback negativo del sistema forza l'aggancio di fase del PLL.
• È possibile configurare i PLL come moltiplicatori di frequenza, divisori, demodulatori, generatori di tracking o circuiti di ripristino del clock. È possibile utilizzare i PLL per generare frequenze stabili, recuperare segnali da un canale di comunicazione rumoroso o distribuire segnali di clock in tutto il progetto.

Elementi costitutivi di un PLL

I blocchi principali del PLL I/O sono il rilevatore di frequenza di fase (PFD), la pompa di carica, il filtro di loop, il VCO e i contatori, come un contatore di feedback (M), un contatore di pre-scala (N) e post- contatori di bilancia (C). L'architettura PLL dipende dal dispositivo utilizzato nel progetto.

Questo parametro è disponibile solo quando Enable Dynamic Phase Shift for MIF Streaming è attivato.

Tipica architettura I/O PLL

• I seguenti termini sono comunemente usati per descrivere il comportamento di un PLL:
  Tempo di blocco PLL, noto anche come tempo di acquisizione PLL. Il tempo di blocco PLL è il tempo necessario al PLL per raggiungere la frequenza di destinazione e la relazione di fase dopo l'accensione, dopo una modifica della frequenza di uscita programmata o dopo un ripristino del PLL. Nota: il software di simulazione non modella un tempo di blocco PLL realistico. La simulazione mostra un tempo di blocco irrealisticamente veloce. Per la specifica del tempo di blocco effettivo, fare riferimento alla scheda tecnica del dispositivo.
• Risoluzione PLL: il valore minimo di incremento della frequenza di un VCO PLL. Il numero di bit nei contatori M e N determina il valore della risoluzione PLL.
• PLL Sample rate: il FREF sampfrequenza di movimento richiesta per eseguire la correzione di fase e frequenza nel PLL. Il PLL Sampil tasso è fREF /N.

Blocco PLL

Il blocco PLL dipende dai due segnali di ingresso nel rilevatore di frequenza di fase. Il segnale di blocco è un'uscita asincrona dei PLL. Il numero di cicli richiesti per attivare il segnale di blocco dipende dal clock di ingresso del PLL che sincronizza il circuito di blocco. Dividere il tempo di blocco massimo del PLL per il periodo del clock di ingresso del PLL per calcolare il numero di cicli di clock necessari per attivare il segnale di blocco.

Modalità operative

Il core IP IOPLL supporta sei diverse modalità di feedback del clock. Ogni modalità consente la moltiplicazione e la divisione dell'orologio, lo sfasamento e la programmazione del ciclo di lavoro.

Orologi di uscita

• Il core IP IOPLL può generare fino a nove segnali di uscita di clock. I segnali di uscita del clock generati sincronizzano il core o i blocchi esterni al di fuori del core.
• È possibile utilizzare il segnale di ripristino per reimpostare il valore del clock di uscita su 0 e disabilitare i clock di uscita PLL.
• Ciascun clock di uscita ha una serie di impostazioni richieste in cui è possibile specificare i valori desiderati per la frequenza di uscita, lo sfasamento e il ciclo di lavoro. Le impostazioni desiderate sono le impostazioni che desideri implementare nel tuo progetto.
• I valori effettivi per la frequenza, lo sfasamento e il ciclo di lavoro sono le impostazioni più vicine (la migliore approssimazione delle impostazioni desiderate) che possono essere implementate nel circuito PLL.

Commutazione dell'orologio di riferimento

La funzione di commutazione del clock di riferimento consente al PLL di commutare tra due clock di ingresso di riferimento. Utilizzare questa funzione per la ridondanza dell'orologio o per un'applicazione di dominio dual clock come in un sistema. Il sistema può attivare un orologio ridondante se l'orologio principale smette di funzionare.
Utilizzando la funzione di commutazione del clock di riferimento, è possibile specificare la frequenza per il secondo clock di ingresso e selezionare la modalità e il ritardo per la commutazione.

Il blocco di rilevamento della perdita di clock e di commutazione del clock di riferimento ha le seguenti funzioni:

• Monitora lo stato del clock di riferimento. Se il clock di riferimento si guasta, il clock passa automaticamente a una sorgente di ingresso del clock di backup. L'orologio aggiorna lo stato dei segnali clkbad e activeclk per avvisare dell'evento.
• Commuta il clock di riferimento avanti e indietro tra due diverse frequenze. Utilizzare il segnale extswitch per controllare manualmente l'azione dell'interruttore. Dopo che si verifica uno switchover, il PLL può perdere temporaneamente il blocco ed eseguire il processo di calcolo.

Cascata da PLL a PLL

Se si mettono in cascata i PLL nel progetto, il PLL di origine (upstream) deve avere un'impostazione di larghezza di banda ridotta, mentre il PLL di destinazione (downstream) deve avere un'impostazione di larghezza di banda elevata. Durante il collegamento in cascata, l'uscita del PLL sorgente funge da clock di riferimento (ingresso) del PLL di destinazione. Le impostazioni della larghezza di banda dei PLL in cascata devono essere diverse. Se le impostazioni della larghezza di banda dei PLL in cascata sono le stesse, i PLL in cascata potrebbero amplify rumore di fase a determinate frequenze. La sorgente di clock di ingresso adjpllin viene utilizzata per l'inter-cascata tra PLL frazionarie frazionabili.

Porti

Tabella 6. Porte principali IP IOPLL

Parametro	Tipo	Condizione	Descrizione
rifclk	Ingresso	Necessario	La sorgente di clock di riferimento che guida il PLL I/O.
primo	Ingresso	Necessario	La porta di ripristino asincrona per i clock di uscita. Imposta questa porta su alto per reimpostare tutti i clock di uscita al valore 0. Devi collegare questa porta al segnale di controllo dell'utente.
fbclk	Ingresso	Opzionale	La porta di ingresso feedback esterno per I/O PLL. Il core IP IOPLL crea questa porta quando il PLL I/O funziona in modalità di feedback esterno o in modalità buffer a ritardo zero. Per completare il ciclo di feedback, una connessione a livello di scheda deve collegare la porta fbclk e la porta di uscita del clock esterno del PLL I/O.
fboutclk	Produzione	Opzionale	La porta che alimenta la porta fbclk attraverso il circuito mimic. La porta fboutclk è disponibile solo se il PLL I/O è in modalità feedback esterno.
zdbfbclk	bidirezionale	Opzionale	La porta bidirezionale che si collega al circuito mimico. Questa porta deve essere collegata a un pin bidirezionale posizionato sul pin di uscita dedicato al feedback positivo del PLL I/O. La porta zdbfbclk è disponibile solo se il PLL I/O è in modalità buffer a ritardo zero. Per evitare la riflessione del segnale quando si utilizza la modalità buffer a ritardo zero, non posizionare le tracce della scheda sul pin I/O bidirezionale.
bloccato	Produzione	Opzionale	Il nucleo IP IOPLL porta alta questa porta quando il PLL acquisisce il blocco. La porta rimane alta finché l'IOPLL è bloccato. L'I/O PLL afferma la porta bloccata quando le fasi e le frequenze del clock di riferimento e del clock di feedback sono le stesse
continua…

Parametro	Tipo	Condizione	Descrizione
			uguale o all'interno della tolleranza del circuito di blocco. Quando la differenza tra i due segnali di clock supera la tolleranza del circuito di blocco, il PLL I/O perde il blocco.
refclk1	Ingresso	Opzionale	Seconda sorgente di clock di riferimento che guida il PLL I/O per la funzione di commutazione del clock.
switch	Ingresso	Opzionale	Affermare il segnale extswitch basso (1'b0) per almeno 3 cicli di clock per commutare manualmente l'orologio.
activeclk	Produzione	Opzionale	Segnale di uscita per indicare quale sorgente di clock di riferimento è utilizzata da I/O PLL.
clkbad	Produzione	Opzionale	Segnale di uscita che indica che lo stato della sorgente di clock di riferimento è buono o cattivo.
cascata_out	Produzione	Opzionale	Segnale di uscita che alimenta il PLL I/O a valle.
adjpllin	Ingresso	Opzionale	Segnale di ingresso alimentato dal PLL I/O a monte.
outclk_[]	Produzione	Opzionale	Orologio di uscita da I/O PLL.

Archivi della guida dell'utente Intel FPGA IP Core di IOPLL

Se una versione core IP non è elencata, si applica la guida per l'utente della versione core IP precedente

Versione IP Core	Guida per l'utente
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Guida per l'utente

Cronologia delle revisioni del documento per la guida dell'utente Intel FPGA IP Core IOPLL

Versione del documento	Intel Quarto® Prima versione	Cambiamenti
2019.06.24	18.1	Aggiornata la descrizione per gli ingressi di clock dedicati nel file Tipica architettura I/O PLL diagramma.
2019.01.03	18.1	• Aggiornato il Accesso alla porta di uscita PLL LVDS_CLK/LOADEN parametro nel Parametri principali IP IOPLL – scheda Impostazioni tavolo. • Aggiornata la descrizione per la porta zdbfbclk nel file Porte principali IP IOPLL tavolo.
2018.09.28	18.1	• Corretta la descrizione per extswitch nel file Porte principali IP IOPLL tavolo. • Rinominati i seguenti core IP in base al rebranding di Intel: — Modificato il core IP IOPLL Altera in core IP FPGA Intel IOPLL. — Modificato Altera PLL Reconfig IP core in PLL Reconfig Intel FPGA IP core. — Modificato il core IP FPLL Arria 10 in core IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Versione	Cambiamenti
Giugno 2017	2017.06.16	• Aggiunto il supporto per i dispositivi Intel Cyclone 10 GX. • Rinominato Intel.
Dicembre 2016	2016.12.05	Aggiornata la descrizione della prima porta del core IP.
Giugno 2016	2016.06.23	• Parametri IP core aggiornati: tabella della scheda Impostazioni. — Aggiornata la descrizione per i parametri Commutazione manuale e Commutazione automatica con override manuale. Il segnale di controllo della commutazione dell'orologio è attivo basso. — Aggiornata la descrizione del parametro Switchover Delay. • Contatori M e C definiti per il parametro Selezione contatore DPS nella tabella Parametri principali IP – Riconfigurazione dinamica. • Modificato il nome della porta di commutazione dell'orologio da clkswitch a extswitch nel diagramma Tipica architettura PLL di I/O.
Maggio 2016	2016.05.02	Parametri IP core aggiornati: tabella della scheda Riconfigurazione dinamica.
Maggio 2015	2015.05.04	Aggiornata la descrizione per Abilita l'accesso al parametro della porta di uscita PLL LVDS_CLK/LOADEN nella tabella Parametri principali IP – Scheda Impostazioni. Aggiunto un collegamento alla tabella Signal Interface Between Altera IOPLL e Altera LVDS SERDES IP Cores nel capitolo I/O e High Speed ​​I/O nel capitolo Dispositivi Arria 10.
Agosto 2014	2014.08.18	Versione iniziale.

Documenti / Risorse

intel UG-01155 IOPLL FPGA Nucleo IP [pdf] Guida utente UG-01155 Nucleo IP FPGA IOPLL, UG-01155, Nucleo IP FPGA IOPLL, Nucleo IP FPGA

Riferimenti

• Manuale d'uso