Intel UG-01155 IOPLL FPGA IP Core

បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite៖ 18.1

IOPLL Intel® FPGA IP Core មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ស្នូល IOPLL Intel® FPGA IP អនុញ្ញាតឱ្យអ្នកកំណត់រចនាសម្ព័ន្ធការកំណត់របស់ Intel Arria® 10 និង Intel Cyclone® 10 GX I/O PLL ។

IOPLL IP core គាំទ្រមុខងារដូចខាងក្រោមៈ

• គាំទ្ររបៀបមតិត្រឡប់ពីនាឡិកាចំនួនប្រាំមួយផ្សេងគ្នា៖ ដោយផ្ទាល់, មតិត្រឡប់ខាងក្រៅ, ធម្មតា, ការធ្វើសមកាលកម្មប្រភព, សូន្យពន្យាពេលបណ្តោះអាសន្ន និងរបៀប LVDS ។
• បង្កើតសញ្ញាទិន្នផលនាឡិការហូតដល់ប្រាំបួនសម្រាប់ឧបករណ៍ Intel Arria 10 និង Intel CycloneM 10 GX ។
• ប្តូររវាងនាឡិកាបញ្ចូលឯកសារយោងពីរ។
• គាំទ្រការបញ្ចូល PLL (adjpllin) ដែលនៅជាប់គ្នាដើម្បីភ្ជាប់ជាមួយ PLL ខាងលើនៅក្នុងរបៀប PLL cascading ។
• បង្កើតការចាប់ផ្ដើមអង្គចងចាំ File (.mif) និងអនុញ្ញាតឱ្យ PLL dynamicVreconfiguration។
• គាំទ្រការផ្លាស់ប្តូរដំណាក់កាលថាមវន្ត PLL ។

ព័ត៌មានពាក់ព័ន្ធ

• ការណែនាំអំពី Intel FPGA IP Cores
  ផ្តល់ព័ត៌មានបន្ថែមអំពី Intel FPGA IP cores និងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ។
• របៀបប្រតិបត្តិការនៅទំព័រ 9
• ទិន្នផលនាឡិកានៅទំព័រ 10
• យោង​ការ​ប្ដូរ​ម៉ោង​នៅ​ទំព័រ 10
• PLL-to-PLL Cascading នៅទំព័រ 11
• បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ស្នូល IOPLL Intel FPGA IP នៅទំព័រ 12

ផ្តល់បញ្ជីការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែមុននៃ IOPLL Intel FPGA IP core។

ឧបករណ៍ជំនួយគ្រួសារ

ស្នូល IOPLL IP គាំទ្រតែគ្រួសារឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX ប៉ុណ្ណោះ។

ប៉ារ៉ាម៉ែត្រស្នូល IOPLL IP

កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រស្នូល IOPLL IP បង្ហាញនៅក្នុងប្រភេទ PLL នៃ IP Catalog ។

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
គ្រួសារឧបករណ៍	ក្រុមហ៊ុន Intel Arria ១០, ក្រុមហ៊ុន Intel ព្យុះស៊ីក្លូន 10 GX	បញ្ជាក់គ្រួសារឧបករណ៍។
សមាសភាគ	—	បញ្ជាក់ឧបករណ៍គោលដៅ។
ល្បឿនថ្នាក់	—	បញ្ជាក់កម្រិតល្បឿនសម្រាប់ឧបករណ៍គោលដៅ។
របៀប PLL	ចំនួនគត់-N PLL	បញ្ជាក់របៀបប្រើសម្រាប់ស្នូល IOPLL IP ។ ការជ្រើសរើសផ្លូវច្បាប់តែមួយគត់គឺ ចំនួនគត់-N PLL. ប្រសិនបើអ្នកត្រូវការ PLL ប្រភាគ អ្នកត្រូវតែប្រើ fPLL Intel Arria 10/Cyclone 10 FPGA IP core។
ប្រេកង់នាឡិកាយោង	—	បញ្ជាក់ប្រេកង់បញ្ចូលសម្រាប់នាឡិកាបញ្ចូល refclk ក្នុង MHz ។ តម្លៃលំនាំដើមគឺ 100.0 MHz. តម្លៃអប្បបរមា និងអតិបរមាគឺអាស្រ័យលើឧបករណ៍ដែលបានជ្រើសរើស។
បើកច្រកលទ្ធផលដែលបានចាក់សោ	បើកឬបិទ	បើកដើម្បីបើកច្រកចាក់សោ។
បើកដំណើរការប៉ារ៉ាម៉ែត្រនាឡិកាលទ្ធផលជាក់ស្តែង	បើកឬបិទ	បើកដើម្បីបញ្ចូលប៉ារ៉ាម៉ែត្របញ្ជរ PLL រាងកាយជំនួសឱ្យការបញ្ជាក់ប្រេកង់នាឡិកាលទ្ធផលដែលចង់បាន។
របៀបប្រតិបត្តិការ	ផ្ទាល់, មតិប្រតិកម្មខាងក្រៅ, ធម្មតា។, ប្រភព synchronous, សូន្យពន្យាពេលបណ្តោះអាសន្ន, ឬ lvds	បញ្ជាក់ប្រតិបត្តិការរបស់ PLL ។ ប្រតិបត្តិការលំនាំដើមគឺ ផ្ទាល់ របៀប។ • ប្រសិនបើអ្នកជ្រើសរើស ផ្ទាល់ របៀប PLL កាត់បន្ថយប្រវែងនៃផ្លូវមតិត្រឡប់ ដើម្បីបង្កើតការកន្ត្រាក់តូចបំផុតដែលអាចធ្វើទៅបាននៅទិន្នផល PLL ។ លទ្ធផលនាឡិកាខាងក្នុង និងខាងក្រៅនៃ PLL ត្រូវបានផ្លាស់ប្តូរដំណាក់កាលដោយគោរពទៅនឹងការបញ្ចូលនាឡិកា PLL ។ នៅក្នុងរបៀបនេះ PLL មិនទូទាត់សងសម្រាប់បណ្តាញនាឡិកាណាមួយទេ។ • ប្រសិនបើអ្នកជ្រើសរើស ធម្មតា។ របៀប PLL ទូទាត់សងសម្រាប់ការពន្យារពេលនៃបណ្តាញនាឡិកាខាងក្នុងដែលប្រើដោយទិន្នផលនាឡិកា។ ប្រសិនបើ PLL ត្រូវបានប្រើផងដែរដើម្បីជំរុញម្ជុលទិន្នផលនាឡិកាខាងក្រៅ ការផ្លាស់ប្តូរដំណាក់កាលដែលត្រូវគ្នានៃសញ្ញានៅលើម្ជុលលទ្ធផលកើតឡើង។ • ប្រសិនបើអ្នកជ្រើសរើស ប្រភព synchronous របៀប ការពន្យាពេលនាឡិកាពី pin ទៅ I/O input register ត្រូវនឹងការពន្យាពេលទិន្នន័យពី pin ទៅ I/O input register។ • ប្រសិនបើអ្នកជ្រើសរើស មតិប្រតិកម្មខាងក្រៅ របៀប អ្នកត្រូវតែភ្ជាប់ច្រកបញ្ចូល fbclk ទៅម្ជុលបញ្ចូល។ ការតភ្ជាប់កម្រិតក្តារត្រូវតែភ្ជាប់ទាំងម្ជុលបញ្ចូល និងច្រកចេញនាឡិកាខាងក្រៅ fboutclk ។ ច្រក fbclk ត្រូវបានតម្រឹមជាមួយនាឡិកាបញ្ចូល។ • ប្រសិនបើអ្នកជ្រើសរើស សូន្យពន្យាពេលបណ្តោះអាសន្ន របៀប PLL ត្រូវតែបញ្ចូលម្ជុលទិន្នផលនាឡិកាខាងក្រៅ និងទូទាត់សងសម្រាប់ការពន្យារពេលដែលបានណែនាំដោយម្ជុលនោះ។ សញ្ញាដែលបានសង្កេតនៅលើម្ជុលត្រូវបានធ្វើសមកាលកម្មទៅនឹងនាឡិកាបញ្ចូល។ ទិន្នផលនាឡិកា PLL ភ្ជាប់ទៅច្រក altbidir និងជំរុញ zdbfbclk ជាច្រកទិន្នផល។ ប្រសិនបើ PLL ក៏ជំរុញបណ្តាញនាឡិកាខាងក្នុង ការផ្លាស់ប្តូរដំណាក់កាលដែលត្រូវគ្នានៃបណ្តាញនោះកើតឡើង។ • ប្រសិនបើអ្នកជ្រើសរើស lvds របៀប ទិន្នន័យដូចគ្នា និងទំនាក់ទំនងពេលវេលានាឡិការបស់ម្ជុលនៅឯការចុះឈ្មោះចាប់យក SERDES ខាងក្នុងត្រូវបានរក្សាទុក។ របៀបទូទាត់សងសម្រាប់ការពន្យារពេលក្នុងបណ្តាញនាឡិកា LVDS និងរវាងម្ជុលទិន្នន័យ និងម្ជុលបញ្ចូលនាឡិកាទៅកាន់ផ្លូវចុះឈ្មោះចាប់យក SERDES ។
ចំនួននាឡិកា	1–9	បញ្ជាក់ចំនួននាឡិកាលទ្ធផលដែលត្រូវការសម្រាប់ឧបករណ៍នីមួយៗក្នុងការរចនា PLL ។ ការកំណត់ដែលបានស្នើសុំសម្រាប់ប្រេកង់ទិន្នផល ការផ្លាស់ប្តូរដំណាក់កាល និងវដ្តកាតព្វកិច្ចត្រូវបានបង្ហាញដោយផ្អែកលើចំនួននាឡិកាដែលបានជ្រើសរើស។
បញ្ជាក់ប្រេកង់ VCO	បើកឬបិទ	អនុញ្ញាតឱ្យអ្នកដាក់កម្រិតប្រេកង់ VCO ទៅនឹងតម្លៃដែលបានបញ្ជាក់។ វាមានប្រយោជន៍នៅពេលបង្កើត PLL សម្រាប់របៀបខាងក្រៅ LVDS ឬប្រសិនបើទំហំជំហាននៃការផ្លាស់ប្តូរដំណាក់កាលថាមវន្តជាក់លាក់គឺចង់បាន។
បន្ត…

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
ប្រេកង់ VCO (១៦១៦)	—	• ពេលណា​ បើកដំណើរការប៉ារ៉ាម៉ែត្រនាឡិកាលទ្ធផលជាក់ស្តែង ត្រូវបានបើក — បង្ហាញប្រេកង់ VCO ដោយផ្អែកលើតម្លៃសម្រាប់ ប្រេកង់នាឡិកាយោង, កត្តាគុណ (M-Counter), និង កត្តាបែងចែក (N-Counter). • ពេលណា​ បើកដំណើរការប៉ារ៉ាម៉ែត្រនាឡិកាលទ្ធផលជាក់ស្តែង ត្រូវបានបិទ — អនុញ្ញាតឱ្យអ្នកបញ្ជាក់តម្លៃដែលបានស្នើសុំសម្រាប់ប្រេកង់ VCO ។ តម្លៃលំនាំដើមគឺ 600.0 MHz.
ផ្តល់ឈ្មោះនាឡិកាសកល	បើកឬបិទ	អនុញ្ញាតឱ្យអ្នកប្តូរឈ្មោះឈ្មោះនាឡិកាលទ្ធផល។
ឈ្មោះនាឡិកា	—	ឈ្មោះនាឡិកាអ្នកប្រើប្រាស់សម្រាប់ Synopsis Design Constraints (SDC)។
ប្រេកង់ដែលចង់បាន	—	បញ្ជាក់ប្រេកង់នាឡិកាលទ្ធផលនៃច្រកនាឡិកាទិន្នផលដែលត្រូវគ្នា, outclk[], ក្នុង MHz ។ តម្លៃលំនាំដើមគឺ 100.0 MHz. តម្លៃអប្បបរមា និងអតិបរមាអាស្រ័យលើឧបករណ៍ដែលបានប្រើ។ PLL អានតែលេខក្នុងខ្ទង់ទសភាគប្រាំមួយដំបូងប៉ុណ្ណោះ។
ប្រេកង់ជាក់ស្តែង	—	អនុញ្ញាតឱ្យអ្នកជ្រើសរើសប្រេកង់នាឡិកាលទ្ធផលជាក់ស្តែងពីបញ្ជីប្រេកង់ដែលអាចសម្រេចបាន។ តម្លៃលំនាំដើមគឺជាប្រេកង់ដែលអាចសម្រេចបានជិតបំផុតទៅនឹងប្រេកង់ដែលចង់បាន។
ឯកតាការផ្លាស់ប្តូរដំណាក់កាល	ps or ដឺក្រេ	បញ្ជាក់ឯកតាការផ្លាស់ប្តូរដំណាក់កាលសម្រាប់ច្រកនាឡិកាទិន្នផលដែលត្រូវគ្នា, outclk[] គិតជា picoseconds (ps) ឬដឺក្រេ។
ការផ្លាស់ប្តូរដំណាក់កាលដែលចង់បាន	—	បញ្ជាក់តម្លៃដែលបានស្នើសុំសម្រាប់ការផ្លាស់ប្តូរដំណាក់កាល។ តម្លៃលំនាំដើមគឺ ៤ ទំនុក.
ការផ្លាស់ប្តូរដំណាក់កាលជាក់ស្តែង	—	អនុញ្ញាតឱ្យអ្នកជ្រើសរើសការផ្លាស់ប្តូរដំណាក់កាលជាក់ស្តែងពីបញ្ជីនៃតម្លៃការផ្លាស់ប្តូរដំណាក់កាលដែលអាចសម្រេចបាន។ តម្លៃលំនាំដើមគឺជាការផ្លាស់ប្តូរដំណាក់កាលដែលអាចសម្រេចបានជិតបំផុតទៅការផ្លាស់ប្តូរដំណាក់កាលដែលចង់បាន។
វដ្តកាតព្វកិច្ចដែលចង់បាន	0.0–100.0	បញ្ជាក់តម្លៃដែលបានស្នើសុំសម្រាប់វដ្តកាតព្វកិច្ច។ តម្លៃលំនាំដើមគឺ 50.0%.
វដ្តកាតព្វកិច្ចជាក់ស្តែង	—	អនុញ្ញាតឱ្យអ្នកជ្រើសរើសវដ្តកាតព្វកិច្ចពិតប្រាកដពីបញ្ជីតម្លៃនៃវដ្តកាតព្វកិច្ចដែលអាចសម្រេចបាន។ តម្លៃលំនាំដើមគឺជាវដ្តកាតព្វកិច្ចដែលអាចសម្រេចបានជិតបំផុតទៅនឹងវដ្តកាតព្វកិច្ចដែលចង់បាន។
កត្តាគុណ (M-Counter) (2)	4–511	បញ្ជាក់កត្តាគុណនៃ M-counter ។ ជួរស្របច្បាប់នៃបញ្ជរ M គឺ 4-511 ។ ទោះជាយ៉ាងណាក៏ដោយ ការរឹតបន្តឹងលើប្រេកង់ PFD ស្របច្បាប់អប្បបរមា និងប្រេកង់ VCO ស្របច្បាប់អតិបរមាដាក់កម្រិតលើជួររាប់ M ដែលមានប្រសិទ្ធភាពដល់ 4-160 ។
កត្តាបែងចែក (N-Counter) (2)	1–511	បញ្ជាក់​កត្តា​ចែក​នៃ N-counter ។ ជួរច្បាប់នៃបញ្ជរ N គឺ 1-511 ។ ទោះយ៉ាងណាក៏ដោយ ការរឹតបន្តឹងលើប្រេកង់ PFD ស្របច្បាប់អប្បបរមា កម្រិតប្រសិទ្ធភាពនៃការប្រឆាំង N ដល់ 1-80 ។
កត្តាបែងចែក (C-Counter) (2)	1–511	បញ្ជាក់កត្តាបែងចែកសម្រាប់នាឡិកាលទ្ធផល (C-counter)។

1. ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលបើកប៉ារ៉ាម៉ែត្រនាឡិកាលទ្ធផលជាក់ស្តែងត្រូវបានបិទ។
2. ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលបើកប៉ារ៉ាម៉ែត្រនាឡិកាលទ្ធផលជាក់ស្តែងត្រូវបានបើក។

ប៉ារ៉ាម៉ែត្រស្នូល IOPLL IP - ផ្ទាំងការកំណត់

តារាង 2. IOPLL IP Core Parameters – Settings Tab

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
PLL Bandwidth កំណត់ជាមុន	ទាប, មធ្យម, ឬ ខ្ពស់។	បញ្ជាក់ការកំណត់កម្រិតបញ្ជូនជាមុន PLL ។ ជម្រើសលំនាំដើមគឺ ទាប.
PLL កំណត់ឡើងវិញដោយស្វ័យប្រវត្តិ	បើកឬបិទ	កំណត់ PLL ឡើងវិញដោយខ្លួនឯងដោយស្វ័យប្រវត្តិលើការបាត់បង់សោ។
បង្កើតការបញ្ចូលទីពីរ clk 'refclk1'	បើកឬបិទ	បើកដើម្បីផ្តល់នាឡិកាបម្រុងទុកដែលភ្ជាប់ទៅនឹង PLL របស់អ្នកដែលអាចប្តូរជាមួយនាឡិកាយោងដើមរបស់អ្នក។
ប្រេកង់នាឡិកាយោងទីពីរ	—	ជ្រើសរើសប្រេកង់នៃសញ្ញានាឡិកាបញ្ចូលទីពីរ។ តម្លៃលំនាំដើមគឺ 100.0 MHz. តម្លៃអប្បបរមា និងអតិបរមាគឺអាស្រ័យលើឧបករណ៍ដែលបានប្រើ។
បង្កើតសញ្ញា 'active_clk' ដើម្បីបង្ហាញនាឡិកាបញ្ចូលដែលកំពុងប្រើប្រាស់	បើកឬបិទ	បើកដើម្បីបង្កើតលទ្ធផល activeclk ។ លទ្ធផល activeclk បង្ហាញនាឡិកាបញ្ចូលដែលប្រើដោយ PLL ។ សញ្ញាទិន្នផលទាបបង្ហាញពី refclk ហើយសញ្ញាទិន្នផលខ្ពស់បង្ហាញពី refclk1 ។
បង្កើតសញ្ញា 'clkbad' សម្រាប់នាឡិកាបញ្ចូលនីមួយៗ	បើកឬបិទ	បើកដើម្បីបង្កើតលទ្ធផល clkbad ពីរ មួយសម្រាប់នាឡិកាបញ្ចូលនីមួយៗ។ សញ្ញាទិន្នផលទាបបង្ហាញថានាឡិកាកំពុងដំណើរការ ហើយសញ្ញាទិន្នផលខ្ពស់បង្ហាញថានាឡិកាមិនដំណើរការ។
របៀបប្តូរ	ការប្តូរដោយស្វ័យប្រវត្តិ, ការផ្លាស់ប្តូរដោយដៃ, ឬ ការប្តូរដោយស្វ័យប្រវត្តិជាមួយនឹងការបដិសេធដោយដៃ	បញ្ជាក់របៀបប្តូរសម្រាប់កម្មវិធីរចនា។ IP គាំទ្ររបៀបប្តូរបី៖ • ប្រសិនបើអ្នកជ្រើសរើស ការប្តូរដោយស្វ័យប្រវត្តិ របៀប សៀគ្វី PLL ត្រួតពិនិត្យនាឡិកាយោងដែលបានជ្រើសរើស។ ប្រសិនបើនាឡិកាមួយឈប់ សៀគ្វីនឹងប្តូរដោយស្វ័យប្រវត្តិទៅនាឡិកាបម្រុងទុកក្នុងរង្វង់នាឡិកាពីរបី ហើយធ្វើបច្ចុប្បន្នភាពសញ្ញាស្ថានភាព clkbad និង activeclk ។ • ប្រសិនបើអ្នកជ្រើសរើស ការផ្លាស់ប្តូរដោយដៃ របៀប នៅពេលដែលសញ្ញាបញ្ជា extswitch ផ្លាស់ប្តូរពីតក្កវិជ្ជាខ្ពស់ទៅតក្កវិជ្ជាទាប ហើយនៅទាបយ៉ាងហោចណាស់បីវដ្តនាឡិកា នាឡិកាបញ្ចូលប្តូរទៅនាឡិកាផ្សេងទៀត។ Extswitch អាចត្រូវបានបង្កើតពីតក្កវិជ្ជាស្នូល FPGA ឬម្ជុលបញ្ចូល។ • ប្រសិនបើអ្នកជ្រើសរើស ការប្តូរដោយស្វ័យប្រវត្តិជាមួយនឹងការបដិសេធដោយដៃ របៀប នៅពេលដែលសញ្ញា extswitch មានកម្រិតទាប វាបដិសេធមុខងារប្តូរស្វ័យប្រវត្តិ។ ដរាបណា extswitch នៅតែមានកម្រិតទាប សកម្មភាពប្តូរបន្ថែមទៀតត្រូវបានរារាំង។ ដើម្បីជ្រើសរើសរបៀបនេះ ប្រភពនាឡិកាទាំងពីររបស់អ្នកត្រូវតែដំណើរការ ហើយប្រេកង់នាឡិកាទាំងពីរមិនអាចខុសគ្នាលើសពី 20% បានទេ។ ប្រសិនបើនាឡិកាទាំងពីរមិនស្ថិតនៅលើប្រេកង់ដូចគ្នា ប៉ុន្តែភាពខុសគ្នានៃរយៈពេលរបស់ពួកគេគឺក្នុងរង្វង់ 20% នោះ ប្លុករកឃើញការបាត់បង់នាឡិកាអាចរកឃើញនាឡិកាដែលបាត់។ PLL ទំនង​ជា​ធ្លាក់​ចេញ​ពី​ការ​ចាក់សោ​បន្ទាប់​ពី​ការ​ប្ដូរ​បញ្ចូល​នាឡិកា PLL ហើយ​ត្រូវ​ការ​ពេល​វេលា​ដើម្បី​ចាក់សោ​ម្ដង​ទៀត។
ការពន្យាពេលប្តូរ	0–7	បន្ថែមចំនួនជាក់លាក់នៃការពន្យារពេលវដ្តទៅដំណើរការប្តូរ។ តម្លៃលំនាំដើមគឺ 0 ។
ចូលប្រើច្រកលទ្ធផល PLL LVDS_CLK/ LOADEN	ពិការ, បើក LVDS_CLK/ ផ្ទុក ០, ឬ បើក LVDS_CLK/ ផ្ទុក 0 & 1	ជ្រើសរើស បើក LVDS_CLK/LOADEN 0 or បើក LVDS_CLK/ LOADEN 0 & 1 ដើម្បីបើកដំណើរការ PLL lvds_clk ឬច្រកទិន្នផលផ្ទុក។ បើកដំណើរការប៉ារ៉ាម៉ែត្រនេះក្នុងករណីដែល PLL ផ្តល់ប្លុក LVDS SERDES ជាមួយ PLL ខាងក្រៅ។ នៅពេលប្រើច្រក I/O PLL outclk ជាមួយច្រក LVDS, outclk[0..3] ត្រូវបានប្រើសម្រាប់ច្រក lvds_clk[0,1] និងផ្ទុក[0,1] ច្រក outclk4 អាចត្រូវបានប្រើសម្រាប់ច្រក coreclk ។
បើកដំណើរការច្រកលទ្ធផល PLL DPA	បើកឬបិទ	បើកដើម្បីបើកច្រកលទ្ធផល PLL DPA ។
បន្ត…

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
បើកដំណើរការច្រកលទ្ធផលនាឡិកាខាងក្រៅ PLL	បើកឬបិទ	បើកដើម្បីបើកច្រកលទ្ធផលនាឡិកាខាងក្រៅ PLL ។
បញ្ជាក់ថាតើ outclk មួយណាដែលត្រូវប្រើជាប្រភព extclk_out[0]	C0 – C8	បញ្ជាក់ច្រក outclk ដែលត្រូវប្រើជាប្រភព extclk_out[0] ។
បញ្ជាក់ថាតើ outclk មួយណាដែលត្រូវប្រើជាប្រភព extclk_out[1]	C0 – C8	បញ្ជាក់ច្រក outclk ដែលត្រូវប្រើជាប្រភព extclk_out[1] ។

ផ្ទាំង Cascading

តារាងទី 3. IOPLL IP Core Parameters – Cascading Tab3

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
បង្កើតសញ្ញា 'cascade out' ដើម្បីភ្ជាប់ជាមួយ PLL ខាងក្រោម	បើកឬបិទ	បើកដើម្បីបង្កើតច្រក cascade_out ដែលបង្ហាញថា PLL នេះគឺជាប្រភព និងភ្ជាប់ជាមួយទិសដៅ (ខ្សែទឹកខាងក្រោម) PLL ។
បញ្ជាក់ថាតើ outclk មួយណាដែលត្រូវប្រើជាប្រភព cascading	0–8	បញ្ជាក់ប្រភពល្បាក់។
បង្កើតសញ្ញា adjpllin ឬ cclk ដើម្បីភ្ជាប់ជាមួយ PLL ខាងលើ	បើកឬបិទ	បើកដើម្បីបង្កើតច្រកបញ្ចូល ដែលបង្ហាញថា PLL នេះគឺជាទិសដៅ និងភ្ជាប់ជាមួយប្រភព (ចរន្ត) PLL ។

ផ្ទាំងការកំណត់រចនាសម្ព័ន្ធឡើងវិញថាមវន្ត

តារាង 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
បើកការកំណត់រចនាសម្ព័ន្ធថាមវន្តនៃ PLL	បើកឬបិទ	បើកដំណើរការការកំណត់រចនាសម្ព័ន្ធថាមវន្តនៃ PLL នេះ (ដោយភ្ជាប់ជាមួយ PLL Reconfig Intel FPGA IP core)។
បើកដំណើរការច្រកផ្លាស់ប្តូរដំណាក់កាលថាមវន្ត	បើកឬបិទ	បើកដំណើរការចំណុចប្រទាក់ការផ្លាស់ប្តូរដំណាក់កាលថាមវន្តជាមួយ PLL ។
ជម្រើសជំនាន់ MIF (3)	បង្កើត MIF ថ្មី។ File, បន្ថែមការកំណត់រចនាសម្ព័ន្ធទៅ MIF ដែលមានស្រាប់ File, និង បង្កើត MIF File កំឡុងពេលបង្កើត IP	ឬបង្កើត .mif ថ្មី។ file មានការកំណត់រចនាសម្ព័ន្ធបច្ចុប្បន្ននៃ I/O PLL ឬបន្ថែមការកំណត់នេះទៅ .mif ដែលមានស្រាប់ file. អ្នកអាចប្រើ .mif file កំឡុងពេលកំណត់រចនាសម្ព័ន្ធថាមវន្ត ដើម្បីកំណត់រចនាសម្ព័ន្ធ I/O PLL ឡើងវិញទៅការកំណត់បច្ចុប្បន្នរបស់វា។
ផ្លូវទៅកាន់ MIF ថ្មី។ file (១៦១៦)	—	បញ្ចូលទីតាំងនិង file ឈ្មោះរបស់ .mif ថ្មី។ file ដែលត្រូវបង្កើត។
ផ្លូវទៅកាន់ MIF ដែលមានស្រាប់ file (១៦១៦)	—	បញ្ចូលទីតាំងនិង file ឈ្មោះរបស់ .mif ដែលមានស្រាប់ file អ្នកមានបំណងបន្ថែមទៅ។
បន្ត…

1. ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលបើកការកំណត់រចនាសម្ព័ន្ធថាមវន្ត PLL ឡើងវិញ។
2. ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលបង្កើត MIF ថ្មី។ File ត្រូវបានជ្រើសរើសជាជំនាន់ MIF
   ជម្រើស។

   ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
   បើកដំណើរការការផ្លាស់ប្តូរដំណាក់កាលថាមវន្តសម្រាប់ការផ្សាយ MIF (3)	បើកឬបិទ	បើកដើម្បីរក្សាទុកលក្ខណៈសម្បត្តិការផ្លាស់ប្តូរដំណាក់កាលថាមវន្តសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ PLL ឡើងវិញ។
   ការជ្រើសរើសបញ្ជរ DPS (6)	C0–C8, ទាំងអស់ គ, or M	ជ្រើសរើសបញ្ជរដើម្បីឆ្លងកាត់ការផ្លាស់ប្តូរដំណាក់កាលថាមវន្ត។ M គឺជាបញ្ជរមតិត្រឡប់ ហើយ C គឺជាបញ្ជរក្រោយខ្នាត។
   ចំនួននៃការផ្លាស់ប្តូរដំណាក់កាលថាមវន្ត (6)	1–7	ជ្រើសរើសចំនួននៃការបង្កើនការផ្លាស់ប្តូរដំណាក់កាល។ ទំហំនៃការផ្លាស់ប្តូរដំណាក់កាលតែមួយគឺស្មើនឹង 1/8 នៃរយៈពេល VCO ។ តម្លៃលំនាំដើមគឺ 1.
   ទិសដៅផ្លាស់ប្តូរដំណាក់កាលថាមវន្ត (6)	វិជ្ជមាន or អវិជ្ជមាន	កំណត់ទិសដៅផ្លាស់ប្តូរដំណាក់កាលថាមវន្តដើម្បីរក្សាទុកទៅក្នុង PLL MIF ។

3. ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលបន្ថែមការកំណត់រចនាសម្ព័ន្ធទៅ MIF ដែលមានស្រាប់ File ត្រូវបានជ្រើសរើសជាជម្រើសជំនាន់ MIF

ប៉ារ៉ាម៉ែត្រស្នូល IOPLL IP - ផ្ទាំងប៉ារ៉ាម៉ែត្រកម្រិតខ្ពស់

តារាង 5. IOPLL IP Core Parameters – Advanced Parameters Tab

ប៉ារ៉ាម៉ែត្រ	តម្លៃផ្លូវច្បាប់	ការពិពណ៌នា
ប៉ារ៉ាម៉ែត្រកម្រិតខ្ពស់	—	បង្ហាញតារាងនៃការកំណត់ PLL រាងកាយដែលនឹងត្រូវបានអនុវត្តដោយផ្អែកលើការបញ្ចូលរបស់អ្នក។

ការពិពណ៌នាមុខងារ

• I/O PLL គឺជាប្រព័ន្ធគ្រប់គ្រងប្រេកង់ដែលបង្កើតនាឡិកាលទ្ធផលដោយធ្វើសមកាលកម្មខ្លួនវាទៅនឹងនាឡិកាបញ្ចូល។ PLL ប្រៀបធៀបភាពខុសគ្នាដំណាក់កាលរវាងសញ្ញាបញ្ចូល និងសញ្ញាទិន្នផលនៃវ៉ុលtagលំយោលដែលគ្រប់គ្រងដោយអេឡិចត្រូនិច (VCO) ហើយបន្ទាប់មកធ្វើសមកាលកម្មដំណាក់កាលដើម្បីរក្សាមុំដំណាក់កាលថេរ (ចាក់សោ) លើប្រេកង់នៃការបញ្ចូល ឬសញ្ញាយោង។ ការធ្វើសមកាលកម្ម ឬរង្វិលជុំមតិអវិជ្ជមាននៃប្រព័ន្ធបង្ខំឱ្យ PLL ត្រូវបានចាក់សោដំណាក់កាល។
• អ្នក​អាច​កំណត់​រចនាសម្ព័ន្ធ PLLs ជា​មេគុណ​ហ្វ្រេកង់ ការបែងចែក ឧបករណ៍​បំលែង​ឧបករណ៍​តាមដាន ឬ​សៀគ្វី​សង្គ្រោះ​នាឡិកា។ អ្នកអាចប្រើ PLLs ដើម្បីបង្កើតប្រេកង់មានស្ថេរភាព សង្គ្រោះសញ្ញាពីបណ្តាញទំនាក់ទំនងដែលមានសំលេងរំខាន ឬចែកចាយសញ្ញានាឡិកានៅទូទាំងការរចនារបស់អ្នក។

ប្លុកសំណង់នៃ PLL

ប្លុកសំខាន់ៗនៃ I/O PLL គឺជាឧបករណ៍ចាប់ប្រេកង់ដំណាក់កាល (PFD) ស្នប់បន្ទុក តម្រងរង្វិលជុំ VCO និងបញ្ជរដូចជា បញ្ជរមតិត្រឡប់ (M) បញ្ជរខ្នាតមុន (N) និងក្រោយ មាត្រដ្ឋាន (C) ។ ស្ថាបត្យកម្ម PLL អាស្រ័យលើឧបករណ៍ដែលអ្នកប្រើក្នុងការរចនារបស់អ្នក។

ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលបើកដំណើរការការផ្លាស់ប្តូរដំណាក់កាលថាមវន្តសម្រាប់ការស្ទ្រីម MIF ត្រូវបានបើក។

ស្ថាបត្យកម្ម I/O PLL ធម្មតា។

• ពាក្យខាងក្រោមត្រូវបានប្រើជាទូទៅដើម្បីពិពណ៌នាអំពីអាកប្បកិរិយារបស់ PLL៖
  ពេលវេលាចាក់សោ PLL - ត្រូវបានគេស្គាល់ផងដែរថាជាពេលវេលានៃការទិញ PLL ។ ពេលចាក់សោ PLL គឺជាពេលវេលាសម្រាប់ PLL ដើម្បីសម្រេចបាននូវប្រេកង់គោលដៅ និងទំនាក់ទំនងដំណាក់កាលបន្ទាប់ពីការបើកថាមពល បន្ទាប់ពីការផ្លាស់ប្តូរប្រេកង់លទ្ធផលដែលបានកម្មវិធី ឬបន្ទាប់ពីការកំណត់ PLL ឡើងវិញ។ ចំណាំ៖ កម្មវិធីក្លែងធ្វើមិនយកគំរូតាមពេលវេលាចាក់សោ PLL ពិតប្រាកដទេ។ ការ​ក្លែង​ធ្វើ​បង្ហាញ​ពេល​វេលា​ចាក់សោ​លឿន​មិន​ពិត។ សម្រាប់ការកំណត់ពេលវេលាចាក់សោពិតប្រាកដ សូមមើលតារាងទិន្នន័យឧបករណ៍។
• ដំណោះស្រាយ PLL - តម្លៃបង្កើនប្រេកង់អប្បបរមានៃ PLL VCO ។ ចំនួនប៊ីតនៅក្នុងបញ្ជរ M និង N កំណត់តម្លៃដំណោះស្រាយ PLL ។
• PLL sampអត្រា - FREF sampប្រេកង់ ling តម្រូវ​ឱ្យ​អនុវត្ត​ដំណាក់កាល និង​ការ​កែ​ប្រេកង់​ក្នុង PLL ។ ភីអិលអិលអេសampអត្រាគឺ fREF / N ។

ចាក់សោ PLL

ការចាក់សោ PLL គឺអាស្រ័យលើសញ្ញាបញ្ចូលពីរនៅក្នុងឧបករណ៍ចាប់ប្រេកង់ដំណាក់កាល។ សញ្ញាចាក់សោគឺជាលទ្ធផលអសមកាលនៃ PLLs ។ ចំនួនវដ្ដដែលត្រូវការដើម្បីបិទសញ្ញាចាក់សោគឺអាស្រ័យលើនាឡិកាបញ្ចូល PLL ដែលនាឡិការសៀគ្វីចាក់សោ។ បែងចែកពេលវេលាចាក់សោអតិបរមានៃ PLL ដោយរយៈពេលនៃនាឡិកាបញ្ចូល PLL ដើម្បីគណនាចំនួនវដ្តនាឡិកាដែលត្រូវការដើម្បីបិទសញ្ញាចាក់សោ។

របៀបប្រតិបត្តិការ

ស្នូល IOPLL IP គាំទ្ររបៀបមតិត្រឡប់នាឡិកាប្រាំមួយផ្សេងគ្នា។ របៀបនីមួយៗអនុញ្ញាតឱ្យការគុណ និងការបែងចែក ការផ្លាស់ប្តូរដំណាក់កាល និងការសរសេរកម្មវិធីវដ្តកាតព្វកិច្ច។

ទិន្នផលនាឡិកា

• ស្នូល IOPLL IP អាចបង្កើតសញ្ញាទិន្នផលនាឡិការហូតដល់ប្រាំបួន។ លទ្ធផលនាឡិកាដែលបានបង្កើតផ្តល់សញ្ញានាឡិកាស្នូល ឬប្លុកខាងក្រៅនៅខាងក្រៅស្នូល។
• អ្នកអាចប្រើសញ្ញាកំណត់ឡើងវិញដើម្បីកំណត់តម្លៃនាឡិកាលទ្ធផលឡើងវិញទៅ 0 ហើយបិទនាឡិកាលទ្ធផល PLL ។
• នាឡិកាទិន្នផលនីមួយៗមានសំណុំនៃការកំណត់ដែលបានស្នើដែលអ្នកអាចបញ្ជាក់តម្លៃដែលចង់បានសម្រាប់ប្រេកង់ទិន្នផល ការផ្លាស់ប្តូរដំណាក់កាល និងវដ្តកាតព្វកិច្ច។ ការកំណត់ដែលអ្នកចង់បានគឺជាការកំណត់ដែលអ្នកចង់អនុវត្តក្នុងការរចនារបស់អ្នក។
• តម្លៃជាក់ស្តែងសម្រាប់ប្រេកង់ ការផ្លាស់ប្តូរដំណាក់កាល និងវដ្តកាតព្វកិច្ច គឺជាការកំណត់ជិតបំផុត (ប្រហាក់ប្រហែលល្អបំផុតនៃការកំណត់ដែលចង់បាន) ដែលអាចត្រូវបានអនុវត្តនៅក្នុងសៀគ្វី PLL ។

ការប្តូរនាឡិកាយោង

មុខងារប្តូរនាឡិកាយោងអនុញ្ញាតឱ្យ PLL ប្តូររវាងនាឡិកាបញ្ចូលសេចក្តីយោងពីរ។ ប្រើមុខងារនេះសម្រាប់ការប្រើឡើងវិញនៃនាឡិកា ឬសម្រាប់កម្មវិធីដែននាឡិកាពីរដូចជានៅក្នុងប្រព័ន្ធ។ ប្រព័ន្ធ​អាច​បើក​នាឡិកា​ដែល​ប្រើ​ដដែលៗ ប្រសិនបើ​នាឡិកា​ចម្បង​ឈប់​ដំណើរការ។
ដោយប្រើមុខងារប្ដូរនាឡិកាយោង អ្នកអាចបញ្ជាក់ប្រេកង់សម្រាប់នាឡិកាបញ្ចូលទីពីរ ហើយជ្រើសរើសរបៀប និងការពន្យាពេលសម្រាប់ការប្តូរ។

ការរកឃើញការបាត់បង់នាឡិកា និងប្លុកប្តូរនាឡិកាយោងមានមុខងារដូចខាងក្រោមៈ

• តាមដានស្ថានភាពនាឡិកាយោង។ ប្រសិនបើនាឡិកាយោងបរាជ័យ នាឡិកានឹងប្តូរដោយស្វ័យប្រវត្តិទៅប្រភពបញ្ចូលនាឡិកាបម្រុងទុក។ នាឡិកាធ្វើបច្ចុប្បន្នភាពស្ថានភាពនៃសញ្ញា clkbad និង activeclk ដើម្បីជូនដំណឹងព្រឹត្តិការណ៍។
• ប្តូរនាឡិកាយោងទៅក្រោយរវាងប្រេកង់ពីរផ្សេងគ្នា។ ប្រើសញ្ញា extswitch ដើម្បីគ្រប់គ្រងសកម្មភាពប្ដូរដោយដៃ។ បន្ទាប់ពីការផ្លាស់ប្តូរកើតឡើង PLL អាចបាត់បង់សោជាបណ្តោះអាសន្ន ហើយឆ្លងកាត់ដំណើរការគណនាឡើងវិញ។

PLL-to-PLL Cascading

ប្រសិនបើអ្នកដាក់ PLLs នៅក្នុងការរចនារបស់អ្នក ប្រភព (ខាងលើ) PLL ត្រូវតែមានការកំណត់កម្រិតបញ្ជូនទាប ខណៈដែលទិសដៅ (ចុះក្រោម) PLL ត្រូវតែមានការកំណត់កម្រិតបញ្ជូនខ្ពស់។ ក្នុងអំឡុងពេល cascading លទ្ធផលនៃប្រភព PLL បម្រើជានាឡិកាយោង (បញ្ចូល) នៃទិសដៅ PLL ។ ការកំណត់កម្រិតបញ្ជូននៃ PLLs ល្បាក់ត្រូវតែខុសគ្នា។ ប្រសិនបើការកំណត់កម្រិតបញ្ជូននៃ PLLs ល្បាក់គឺដូចគ្នានោះ PLLs ដែលអាចកាត់បាន។ amplify phase noise នៅប្រេកង់ជាក់លាក់។ប្រភពនាឡិកាបញ្ចូល adjpllin ត្រូវបានប្រើសម្រាប់អន្តរ-cascading រវាង PLLs ប្រភាគដែលអាចបំបែកបាន។

ច្រក

តារាង 6. IOPLL IP Core Ports

ប៉ារ៉ាម៉ែត្រ	ប្រភេទ	លក្ខខណ្ឌ	ការពិពណ៌នា
refclk	បញ្ចូល	ទាមទារ	ប្រភពនាឡិកាយោងដែលជំរុញ I/O PLL ។
ទីមួយ	បញ្ចូល	ទាមទារ	ច្រកកំណត់ឡើងវិញអសមកាលសម្រាប់នាឡិកាលទ្ធផល។ ជំរុញច្រកនេះឱ្យខ្ពស់ដើម្បីកំណត់នាឡិកាលទ្ធផលទាំងអស់ឡើងវិញទៅតម្លៃ 0។ អ្នកត្រូវតែភ្ជាប់ច្រកនេះទៅនឹងសញ្ញាត្រួតពិនិត្យអ្នកប្រើប្រាស់។
fbclk	បញ្ចូល	ស្រេចចិត្ត	ច្រកបញ្ចូលមតិត្រឡប់ខាងក្រៅសម្រាប់ I/O PLL ។ IOPLL IP core បង្កើតច្រកនេះនៅពេលដែល I/O PLL កំពុងដំណើរការក្នុងរបៀបមតិត្រឡប់ខាងក្រៅ ឬរបៀបបណ្ដោះអាសន្នសូន្យ។ ដើម្បីបញ្ចប់រង្វិលជុំមតិត្រឡប់ ការតភ្ជាប់កម្រិតក្តារត្រូវតែភ្ជាប់ច្រក fbclk និងច្រកលទ្ធផលនាឡិកាខាងក្រៅនៃ I/O PLL ។
fboutclk	ទិន្នផល	ស្រេចចិត្ត	ច្រកដែលចិញ្ចឹមច្រក fbclk តាមរយៈសៀគ្វីធ្វើត្រាប់តាម។ ច្រក fboutclk អាចប្រើបានលុះត្រាតែ I/O PLL ស្ថិតក្នុងទម្រង់មតិខាងក្រៅ។
zdbfbclk	ទ្វេទិស	ស្រេចចិត្ត	ច្រកទ្វេទិសដែលភ្ជាប់ទៅសៀគ្វីធ្វើត្រាប់តាម។ ច្រកនេះត្រូវតែភ្ជាប់ទៅម្ជុលទ្វេទិសដែលត្រូវបានដាក់នៅលើម្ជុលទិន្នផលដែលឧទ្ទិសដល់មតិវិជ្ជមាននៃ I/O PLL ។ ច្រក zdbfbclk អាចប្រើបានលុះត្រាតែ I/O PLL ស្ថិតក្នុងរបៀបសតិបណ្ដោះអាសន្នសូន្យ។ ដើម្បីជៀសវាងការឆ្លុះបញ្ចាំងពីសញ្ញា នៅពេលប្រើមុខងារសតិបណ្ដោះអាសន្នសូន្យ សូមកុំដាក់ដានក្តារនៅលើម្ជុល I/O ទ្វេទិស។
ចាក់សោ	ទិន្នផល	ស្រេចចិត្ត	ស្នូល IOPLL IP ជំរុញច្រកនេះខ្ពស់នៅពេលដែល PLL ទទួលបានសោ។ ច្រកនៅតែខ្ពស់ដរាបណា IOPLL ត្រូវបានចាក់សោ។ I/O PLL អះអាងច្រកចាក់សោ នៅពេលដែលដំណាក់កាល និងភាពញឹកញាប់នៃនាឡិកាយោង និងនាឡិកាផ្តល់យោបល់គឺ
បន្ត…

ប៉ារ៉ាម៉ែត្រ	ប្រភេទ	លក្ខខណ្ឌ	ការពិពណ៌នា
			ដូចគ្នាឬនៅក្នុងភាពអត់ធ្មត់នៃសៀគ្វីចាក់សោ។ នៅពេលដែលភាពខុសគ្នារវាងសញ្ញានាឡិកាទាំងពីរលើសពីភាពអត់ធ្មត់នៃសៀគ្វីចាក់សោ I/O PLL បាត់បង់ការចាក់សោ។
refclk1	បញ្ចូល	ស្រេចចិត្ត	ប្រភពនាឡិកាយោងទីពីរដែលជំរុញ I/O PLL សម្រាប់មុខងារប្តូរនាឡិកា។
កុងតាក់	បញ្ចូល	ស្រេចចិត្ត	បញ្ជាក់សញ្ញា extswitch ទាប (1'b0) សម្រាប់យ៉ាងហោចណាស់ 3 វដ្តនាឡិកា ដើម្បីប្តូរនាឡិកាដោយដៃ។
សកម្មclk	ទិន្នផល	ស្រេចចិត្ត	សញ្ញាលទ្ធផលដើម្បីបង្ហាញថាប្រភពនាឡិកាយោងណាមួយត្រូវបានប្រើប្រាស់ដោយ I/O PLL ។
ក្លកបាដ	ទិន្នផល	ស្រេចចិត្ត	សញ្ញាទិន្នផលដែលបង្ហាញពីស្ថានភាពនៃប្រភពនាឡិកាយោងគឺល្អឬអាក្រក់។
cascade_out	ទិន្នផល	ស្រេចចិត្ត	សញ្ញាទិន្នផលដែលបញ្ចូលទៅក្នុង I/O PLL ខាងក្រោម។
adjpllin	បញ្ចូល	ស្រេចចិត្ត	សញ្ញាបញ្ចូលដែលបញ្ជូនពី I/O PLL ខាងលើ។
outclk_[]	ទិន្នផល	ស្រេចចិត្ត	ទិន្នផលនាឡិកាពី I/O PLL ។

បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ស្នូល IOPLL Intel FPGA IP

ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត

កំណែស្នូល IP	ការណែនាំអ្នកប្រើប្រាស់
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

ប្រវត្តិកែប្រែឯកសារសម្រាប់ IOPLL Intel FPGA IP Core មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

កំណែឯកសារ	ក្រុមហ៊ុន Intel Quartus® កំណែបឋម	ការផ្លាស់ប្តូរ
2019.06.24	18.1	បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់ការបញ្ចូលនាឡិកាដែលបានកំណត់នៅក្នុង ស្ថាបត្យកម្ម I/O PLL ធម្មតា។ ដ្យាក្រាម។
2019.01.03	18.1	• បានធ្វើបច្ចុប្បន្នភាព ចូលប្រើច្រកលទ្ធផល PLL LVDS_CLK/LOADEN ប៉ារ៉ាម៉ែត្រនៅក្នុង ប៉ារ៉ាម៉ែត្រស្នូល IOPLL IP - ផ្ទាំងការកំណត់ តុ។ • បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់ច្រក zdbfbclk នៅក្នុង ច្រកស្នូល IOPLL IP តុ។
2018.09.28	18.1	• បានកែតម្រូវការពិពណ៌នាសម្រាប់ extswitch នៅក្នុង ច្រកស្នូល IOPLL IP តុ។ • បានប្តូរឈ្មោះស្នូល IP ខាងក្រោមតាមការកំណត់ម៉ាក Intel ឡើងវិញ៖ - បានផ្លាស់ប្តូរ Altera IOPLL IP core ទៅ IOPLL Intel FPGA IP core ។ - បានផ្លាស់ប្តូរ Altera PLL Reconfig IP core ទៅ PLL Reconfig Intel FPGA IP core ។ - បានផ្លាស់ប្តូរ Arria 10 FPLL IP core ទៅ fPLL Intel Arria 10/Cyclone 10 FPGA IP core ។

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរ
ខែមិថុនា ឆ្នាំ 2017	2017.06.16	• បានបន្ថែមការគាំទ្រសម្រាប់ឧបករណ៍ Intel Cyclone 10 GX ។ • ប្តូរឈ្មោះជា Intel ។
ខែធ្នូ ឆ្នាំ 2016	2016.12.05	បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នានៃច្រកទីមួយនៃស្នូល IP ។
ខែមិថុនា ឆ្នាំ 2016	2016.06.23	• បានធ្វើបច្ចុប្បន្នភាពប៉ារ៉ាម៉ែត្រស្នូល IP – តារាងផ្ទាំងការកំណត់។ — បាន​ធ្វើ​បច្ចុប្បន្នភាព​ការ​ពិពណ៌នា​សម្រាប់​ការ​ប្ដូរ​ដោយ​ដៃ និង​ការ​ប្ដូរ​ដោយ​ស្វ័យ​ប្រវត្តិ​ជាមួយ​នឹង​ប៉ារ៉ាម៉ែត្រ​បដិសេធ​ដោយ​ដៃ។ សញ្ញាត្រួតពិនិត្យការប្តូរនាឡិកាគឺសកម្មទាប។ - បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់ប៉ារ៉ាម៉ែត្រ Switchover Delay ។ • បញ្ជរ M និង C ដែលបានកំណត់សម្រាប់ប៉ារ៉ាម៉ែត្រជ្រើសរើសបញ្ជរ DPS នៅក្នុងប៉ារ៉ាម៉ែត្រស្នូល IP – តារាងផ្ទាំងការកំណត់ឡើងវិញថាមវន្ត។ • បានផ្លាស់ប្តូរឈ្មោះច្រកប្តូរនាឡិកាពី clkswitch ទៅ extswitch នៅក្នុងដ្យាក្រាមស្ថាបត្យកម្ម I/O PLL ធម្មតា។
ឧសភា 2016	2016.05.02	បានធ្វើបច្ចុប្បន្នភាពប៉ារ៉ាម៉ែត្រស្នូល IP - តារាងផ្ទាំងកំណត់រចនាសម្ព័ន្ធថាមវន្ត។
ឧសភា 2015	2015.05.04	បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់អនុញ្ញាតការចូលប្រើ PLL LVDS_CLK/LOADEN ប៉ារ៉ាម៉ែត្រច្រកលទ្ធផលនៅក្នុង IP Core Parameters – Settings Tab table ។ បានបន្ថែមតំណភ្ជាប់ទៅចំណុចប្រទាក់សញ្ញារវាង Altera IOPLL និង Altera LVDS SERDES តារាង IP Cores នៅក្នុង I/O និង I/O ល្បឿនលឿនក្នុងជំពូកឧបករណ៍ Arria 10 ។
ខែសីហា ឆ្នាំ 2014	2014.08.18	ការចេញផ្សាយដំបូង។

ឯកសារ/ធនធាន

Intel UG-01155 IOPLL FPGA IP Core [pdf] ការណែនាំអ្នកប្រើប្រាស់ UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់