Intel UG-01155 IOPLL FPGA IP Core

Aktualizováno pro Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core Uživatelská příručka

Jádro IOPLL Intel® FPGA IP umožňuje konfigurovat nastavení Intel Arria® 10 a Intel Cyclone® 10 GX I/O PLL.

Jádro IOPLL IP podporuje následující funkce:

• Podporuje šest různých režimů zpětné vazby hodin: přímá, externí zpětná vazba, normální, zdrojový synchronní, vyrovnávací paměť s nulovým zpožděním a režim LVDS.
• Generuje až devět výstupních hodinových signálů pro zařízení Intel Arria 10 a Intel CycloneM 10 GX.
• Přepíná mezi dvěma referenčními vstupními hodinami.
• Podporuje sousední PLL (adjpllin) vstup pro připojení k upstream PLL v PLL kaskádovém režimu.
• Generuje inicializaci paměti File (.mif) a umožňuje PLL dynamicVreconfiguration.
• Podporuje dynamický fázový posun PLL.

Související informace

• Úvod do Intel FPGA IP Cores
  Poskytuje další informace o jádrech Intel FPGA IP a editoru parametrů.
• Provozní režimy na straně 9
• Výstupní hodiny na straně 10
• Viz Přepínání hodin na straně 10
• Kaskádování PLL do PLL na straně 11
• Archiv uživatelské příručky IOPLL Intel FPGA IP Core na straně 12

Poskytuje seznam uživatelských příruček pro předchozí verze jádra IOPLL Intel FPGA IP.

Podpora rodiny zařízení

Jádro IOPLL IP podporuje pouze rodiny zařízení Intel Arria 10 a Intel Cyclone 10 GX.

IOPLL IP Core Parameters

Editor základních parametrů IP IOPLL se objeví v kategorii PLL v katalogu IP.

Parametr	Právní hodnota	Popis
Rodina zařízení	Intel Arria 10, Intel Cyklon 10 GX	Určuje rodinu zařízení.
Komponent	—	Určuje cílové zařízení.
Rychlostní třída	—	Určuje rychlostní stupeň pro cílové zařízení.
Režim PLL	Celé číslo-N PLL	Určuje režim použitý pro jádro IP IOPLL. Jediný legální výběr je Celé číslo-N PLL. Pokud potřebujete zlomkové PLL, musíte použít fPLL Intel Arria 10/Cyclone 10 FPGA IP jádro.
Referenční hodinová frekvence	—	Určuje vstupní frekvenci pro vstupní hodiny, refclk, v MHz. Výchozí hodnota je 100.0 MHz. Minimální a maximální hodnota závisí na zvoleném zařízení.
Povolit uzamčený výstupní port	Zapnout nebo Vypnout	Zapnutím povolíte uzamčený port.
Povolit parametry fyzického výstupu	Zapnout nebo Vypnout	Zapněte, chcete-li zadat fyzické parametry čítače PLL namísto zadávání požadované výstupní taktovací frekvence.
Provozní režim	řídit, externí zpětná vazba, normální, zdroj synchronní, vyrovnávací paměť s nulovým zpožděnímnebo lvds	Určuje činnost PLL. Výchozí operace je řídit režimu. • Pokud vyberete možnost řídit V režimu PLL minimalizuje délku zpětné vazby, aby se na výstupu PLL vytvořil nejmenší možný jitter. Výstupy vnitřních hodin a externích hodin PLL jsou fázově posunuty vzhledem k hodinovému vstupu PLL. V tomto režimu PLL nekompenzuje žádné taktovací sítě. • Pokud vyberete možnost normální V režimu PLL kompenzuje zpoždění vnitřní sítě hodin používané hodinovým výstupem. Pokud je PLL také použito k buzení externího výstupního hodinového kolíku, dojde k odpovídajícímu fázovému posunu signálu na výstupním kolíku. • Pokud vyberete možnost zdroj synchronní režimu, zpoždění hodin mezi pinem a I/O vstupním registrem odpovídá datovému zpoždění mezi pinem a I/O vstupním registrem. • Pokud vyberete možnost externí zpětná vazba musíte připojit vstupní port fbclk ke vstupnímu kolíku. Připojení na úrovni desky musí připojit jak vstupní kolík, tak výstupní port externích hodin, fboutclk. Port fbclk je zarovnán se vstupními hodinami. • Pokud vyberete možnost vyrovnávací paměť s nulovým zpožděním režimu, musí PLL napájet externí výstupní hodinový kolík a kompenzovat zpoždění způsobené tímto kolíkem. Signál pozorovaný na pinu je synchronizován se vstupními hodinami. Výstup hodin PLL se připojuje k portu altbidir a řídí zdbfbclk jako výstupní port. Pokud PLL také řídí síť vnitřních hodin, dojde k odpovídajícímu fázovému posunu této sítě. • Pokud vyberete možnost lvds režimu, je zachován stejný vztah dat a časování hodin pinů v interním registru SERDES. Režim kompenzuje zpoždění v síti hodin LVDS a mezi datovým kolíkem a vstupním hodinovým kolíkem k cestám sběrného registru SERDES.
Počet hodin	1–9	Určuje počet výstupních hodin požadovaných pro každé zařízení v návrhu PLL. Požadovaná nastavení pro výstupní frekvenci, fázový posun a pracovní cyklus jsou zobrazena na základě počtu zvolených hodin.
Zadejte frekvenci VCO	Zapnout nebo Vypnout	Umožňuje omezit frekvenci VCO na zadanou hodnotu. To je užitečné při vytváření PLL pro externí režim LVDS nebo pokud je požadována specifická velikost kroku dynamického fázového posunu.
pokračování…

Parametr	Právní hodnota	Popis
Frekvence VCO (1)	—	• Když Povolit parametry fyzického výstupu je zapnuto – zobrazuje frekvenci VCO na základě hodnot pro Referenční hodinová frekvence, Multiplikační faktor (M-Counter)a Dělicí faktor (N-Counter). • Když Povolit parametry fyzického výstupu je vypnuto – umožňuje zadat požadovanou hodnotu frekvence VCO. Výchozí hodnota je 600.0 MHz.
Zadejte globální název hodin	Zapnout nebo Vypnout	Umožňuje přejmenovat název výstupních hodin.
Název hodin	—	Název uživatelských hodin pro Synopsis Design Constraints (SDC).
Požadovaná frekvence	—	Určuje výstupní hodinovou frekvenci odpovídajícího výstupního hodinového portu outclk[] v MHz. Výchozí hodnota je 100.0 MHz. Minimální a maximální hodnoty závisí na použitém zařízení. PLL čte pouze číslice na prvních šesti desetinných místech.
Skutečná frekvence	—	Umožňuje vybrat aktuální výstupní taktovací frekvenci ze seznamu dosažitelných frekvencí. Výchozí hodnota je nejbližší dosažitelná frekvence požadované frekvenci.
Jednotky fázového posunu	ps or stupně	Určuje jednotku fázového posunu pro odpovídající výstupní hodinový port, outclk[], v pikosekundách (ps) nebo stupních.
Požadovaný fázový posun	—	Určuje požadovanou hodnotu pro fázový posun. Výchozí hodnota je 0 ps.
Skutečný fázový posun	—	Umožňuje vybrat skutečný fázový posun ze seznamu dosažitelných hodnot fázového posunu. Výchozí hodnota je nejbližší dosažitelný fázový posun k požadovanému fázovému posunu.
Požadovaný pracovní cyklus	0.0–100.0	Určuje požadovanou hodnotu pro pracovní cyklus. Výchozí hodnota je 50.0 %.
Skutečný pracovní cyklus	—	Umožňuje vybrat skutečný pracovní cyklus ze seznamu dosažitelných hodnot pracovního cyklu. Výchozí hodnota je nejbližší dosažitelný pracovní cyklus k požadovanému pracovnímu cyklu.
Multiplikační faktor (M-Counter) (2)	4–511	Určuje násobící faktor M-počítadla. Legální rozsah počítadla M je 4–511. Omezení na minimální povolenou frekvenci PFD a maximální povolenou frekvenci VCO však omezují efektivní rozsah čítače M na 4–160.
Dělicí faktor (N-Counter) (2)	1–511	Určuje dělicí faktor N-čítače. Legální rozsah N čítače je 1–511. Omezení minimální povolené frekvence PFD však omezuje efektivní rozsah čítače N na 1–80.
Dělicí faktor (C-počítadlo) (2)	1–511	Určuje dělicí faktor pro výstupní hodiny (C-čítač).

1. Tento parametr je dostupný pouze v případě, že je vypnuta možnost Povolit parametry fyzického výstupu.
2. Tento parametr je dostupný pouze v případě, že je zapnuta možnost Povolit parametry fyzického výstupu.

IOPLL IP Core Parameters – karta Nastavení

Tabulka 2. Parametry jádra IP IOPLL – karta Nastavení

Parametr	Právní hodnota	Popis
Předvolba šířky pásma PLL	Nízký, Střednínebo Vysoký	Určuje přednastavené nastavení šířky pásma PLL. Výchozí výběr je Nízký.
PLL Auto Reset	Zapnout nebo Vypnout	Automaticky samočinně resetuje PLL při ztrátě zámku.
Vytvořte druhý vstup clk 'refclk1'	Zapnout nebo Vypnout	Zapnutím získáte záložní hodiny připojené k vašemu PLL, které lze přepínat s vašimi původními referenčními hodinami.
Druhá referenční hodinová frekvence	—	Vybírá frekvenci druhého vstupního hodinového signálu. Výchozí hodnota je 100.0 MHz. Minimální a maximální hodnota závisí na použitém zařízení.
Vytvořte signál 'active_clk' označující používané vstupní hodiny	Zapnout nebo Vypnout	Zapnutím vytvoříte výstup activeclk. Výstup activeclk indikuje vstupní hodiny, které PLL používá. Nízký výstupní signál značí refclk a vysoký výstupní signál refclk1.
Vytvořte 'clkbad' signál pro každý ze vstupních hodin	Zapnout nebo Vypnout	Zapnutím vytvoříte dva výstupy clkbad, jeden pro každé vstupní hodiny. Nízký výstupní signál znamená, že hodiny fungují, a vysoký výstupní signál znamená, že hodiny nefungují.
Režim přepínání	Automatické přepínání, Ruční přepínánínebo Automatické přepínání s ručním ovládáním	Určuje režim přepínání pro návrhovou aplikaci. IP podporuje tři režimy přepínání: • Pokud vyberete možnost Automatické přepínání V režimu PLL obvody monitorují zvolené referenční hodiny. Pokud se jedny hodiny zastaví, obvod se po několika hodinových cyklech automaticky přepne na záložní hodiny a aktualizuje stavové signály, clkbad a activeclk. • Pokud vyberete možnost Ruční přepínání Když se řídicí signál, extswitch, změní z logické vysoké na logickou nízkou a zůstane na nízké úrovni po dobu alespoň tří hodinových cyklů, vstupní hodiny se přepnou na druhé hodiny. Extswitch může být generován z logiky jádra FPGA nebo vstupního pinu. • Pokud zvolíte Automatické přepínání s ručním ovládáním režimu, když je signál extwitch nízký, potlačí funkci automatického spínače. Dokud extwitch zůstává nízký, je další přepínání blokováno. Chcete-li vybrat tento režim, musí být spuštěny vaše dva zdroje hodin a frekvence těchto dvou hodin se nesmí lišit o více než 20 %. Pokud obě hodiny nejsou na stejné frekvenci, ale jejich periodický rozdíl je do 20 %, blok detekce ztráty hodin může detekovat ztracené hodiny. PLL s největší pravděpodobností vypadne ze zámku po přepnutí vstupu hodin PLL a potřebuje čas k opětovnému uzamčení.
Zpoždění přechodu	0–7	Přidává určité množství zpoždění cyklu k procesu přepínání. Výchozí hodnota je 0.
Přístup k výstupnímu portu PLL LVDS_CLK/ LOADEN	Zakázáno, Povolit LVDS_CLK/ NAČÍST 0nebo Povolit LVDS_CLK/ NAČÍST 0 & 1	Vybrat Povolit LVDS_CLK/LOADEN 0 or Povolit LVDS_CLK/LOADEN 0 & 1 pro povolení výstupního portu PLL lvds_clk nebo loaden. Povolí tento parametr v případě, že PLL napájí blok LVDS SERDES s externím PLL. Při použití portů I/O PLL outclk s porty LVDS se outclk[0..3] používá pro porty lvds_clk[0,1] a loaden[0,1], pro porty coreclk lze použít outclk4.
Povolte přístup k výstupnímu portu PLL DPA	Zapnout nebo Vypnout	Zapnutím aktivujete výstupní port PLL DPA.
pokračování…

Parametr	Právní hodnota	Popis
Povolte přístup k výstupnímu portu externích hodin PLL	Zapnout nebo Vypnout	Zapnutím aktivujete výstupní port externích hodin PLL.
Určuje, který outclk se má použít jako zdroj extclk_out[0]	C0 – C8	Určuje port outclk, který se má použít jako zdroj extclk_out[0].
Určuje, který outclk se má použít jako zdroj extclk_out[1]	C0 – C8	Určuje port outclk, který se má použít jako zdroj extclk_out[1].

Kaskádové Tab

Tabulka 3. IOPLL IP Core Parameters – Cascading Tab3

Parametr	Právní hodnota	Popis
Vytvořte 'kaskádový výstup' signál pro spojení s downstream PLL	Zapnout nebo Vypnout	Zapnutím vytvoříte port cascade_out, který indikuje, že tato PLL je zdrojem a připojuje se k cílové (downstream) PLL.
Určuje, který outclk se má použít jako kaskádový zdroj	0–8	Určuje kaskádový zdroj.
Vytvořte signál adjpllin nebo cclk pro připojení k upstream PLL	Zapnout nebo Vypnout	Zapnutím vytvoříte vstupní port, který indikuje, že tento PLL je cíl a spojuje se se zdrojovým (upstream) PLL.

Dynamická rekonfigurace Tab

Tabulka 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

Parametr	Právní hodnota	Popis
Povolit dynamickou rekonfiguraci PLL	Zapnout nebo Vypnout	Zapněte povolení dynamické rekonfigurace tohoto PLL (ve spojení s PLL Reconfig Intel FPGA IP core).
Povolit přístup k portům dynamického fázového posunu	Zapnout nebo Vypnout	Zapněte aktivaci rozhraní dynamického fázového posunu s PLL.
Možnost generování MIF (3)	Generovat Nový MIF File, Přidat konfiguraci do existujícího souboru MIF Filea Vytvořte soubor MIF File během generování IP	Buď vytvořte nový .mif file obsahující aktuální konfiguraci I/O PLL, nebo přidat tuto konfiguraci do existujícího .mif file. Můžete použít tento .mif file během dynamické rekonfigurace překonfigurujte I/O PLL na aktuální nastavení.
Cesta k novému souboru MIF file (4)	—	Zadejte umístění a file název nového .mif file být vytvořen.
Cesta ke stávajícímu souboru MIF file (5)	—	Zadejte umístění a file název stávajícího .mif file máte v úmyslu přidat.
pokračování…

1. Tento parametr je dostupný pouze v případě, že je zapnuta možnost Povolit dynamickou rekonfiguraci PLL.
2. Tento parametr je dostupný pouze při Generate New MIF File je vybráno jako MIF Generation
   Volba.

   Parametr	Právní hodnota	Popis
   Povolit dynamický fázový posun pro streamování MIF (3)	Zapnout nebo Vypnout	Zapnutím uložíte vlastnosti dynamického fázového posunu pro rekonfiguraci PLL.
   Výběr počítadla DPS (6)	C0–C8, Všechny C, or M	Vybere čítač, který podstoupí dynamický fázový posun. M je čítač zpětné vazby a C je čítač po stupnice.
   Počet dynamických fázových posunů (6)	1–7	Vybírá počet přírůstků fázového posunu. Velikost přírůstku jednofázového posunu se rovná 1/8 periody VCO. Výchozí hodnota je 1.
   Dynamický směr fázového posunu (6)	Pozitivní or Negativní	Určuje směr dynamického fázového posunu pro uložení do PLL MIF.

3. Tento parametr je dostupný pouze při přidání konfigurace do existujícího souboru MIF File je vybrána jako možnost generování MIF

IOPLL IP Core Parameters – Advanced Parameters Tab

Tabulka 5. IOPLL IP Core Parameters – Advanced Parameters Tab

Parametr	Právní hodnota	Popis
Pokročilé parametry	—	Zobrazí tabulku fyzických nastavení PLL, která budou implementována na základě vašeho zadání.

Popis funkce

• I/O PLL je systém řízení frekvence, který generuje výstupní hodiny synchronizací se vstupními hodinami. PLL porovnává fázový rozdíl mezi vstupním signálem a výstupním signálem objtage-řízený oscilátor (VCO) a poté provádí fázovou synchronizaci pro udržení konstantního fázového úhlu (zámku) na frekvenci vstupního nebo referenčního signálu. Synchronizační nebo negativní zpětnovazební smyčka systému nutí PLL k fázovému uzamčení.
• PLL můžete nakonfigurovat jako násobiče frekvence, děliče, demodulátory, sledovací generátory nebo obvody obnovy hodin. PLL můžete použít ke generování stabilních frekvencí, obnově signálů z hlučného komunikačního kanálu nebo distribuci hodinových signálů po celém vašem návrhu.

Stavební bloky PLL

Hlavními bloky I/O PLL jsou detektor fázového kmitočtu (PFD), nábojové čerpadlo, filtr smyčky, VCO a čítače, jako je čítač zpětné vazby (M), čítač před stupnicí (N) a počitadlo počítadla stupnice (C). Architektura PLL závisí na zařízení, které používáte ve svém návrhu.

Tento parametr je k dispozici pouze v případě, že je zapnuta možnost Povolit dynamický fázový posun pro streamování MIF.

Typická I/O PLL architektura

• Následující termíny se běžně používají k popisu chování PLL:
  Doba uzamčení PLL – také známá jako doba akvizice PLL. Doba blokování PLL je doba, po kterou PLL dosáhne cílové frekvence a fázového vztahu po zapnutí, po naprogramované změně výstupní frekvence nebo po resetu PLL. Poznámka: Simulační software nemodeluje realistický čas uzamčení PLL. Simulace ukazuje nerealisticky rychlý čas uzamčení. Aktuální specifikaci doby uzamčení naleznete v datovém listu zařízení.
• Rozlišení PLL — minimální hodnota přírůstku frekvence PLL VCO. Počet bitů v čítači M a N určuje hodnotu rozlišení PLL.
• PLL sample rate — FREF sampfrekvence potřebná k provedení fázové a frekvenční korekce v PLL. Společnost PLL sampsazba je frEF /N.

Zámek PLL

Zámek PLL je závislý na dvou vstupních signálech v detektoru fázového kmitočtu. Signál zámku je asynchronním výstupem PLL. Počet cyklů potřebných k hradlování signálu zámku závisí na vstupních hodinách PLL, které taktují obvody hradlového zámku. Vydělte maximální čas uzamčení PLL periodou vstupních hodin PLL, abyste vypočítali počet hodinových cyklů potřebných pro hradlový signál.

Provozní režimy

Jádro IOPLL IP podporuje šest různých režimů zpětné vazby hodin. Každý režim umožňuje násobení a dělení hodin, fázový posun a programování pracovního cyklu.

Výstupní hodiny

• Jádro IOPLL IP může generovat až devět výstupních hodinových signálů. Generované výstupní signály hodin taktují jádro nebo externí bloky mimo jádro.
• Resetovací signál můžete použít k resetování hodnoty výstupních hodin na 0 a deaktivaci výstupních hodin PLL.
• Každý výstupní takt má sadu požadovaných nastavení, kde můžete zadat požadované hodnoty pro výstupní frekvenci, fázový posun a pracovní cyklus. Požadovaná nastavení jsou nastavení, která chcete implementovat do svého návrhu.
• Skutečné hodnoty pro frekvenci, fázový posun a pracovní cyklus jsou nejbližší nastavení (nejlepší přibližná požadovaná nastavení), která mohou být implementována v obvodu PLL.

Přepnutí referenčních hodin

Funkce přepínání referenčních hodin umožňuje PLL přepínat mezi dvěma referenčními vstupními hodinami. Tuto funkci použijte pro redundanci hodin nebo pro aplikaci s duálními hodinami, například v systému. Systém může zapnout redundantní hodiny, pokud přestanou běžet primární hodiny.
Pomocí funkce přepínání referenčních hodin můžete určit frekvenci pro druhé vstupní hodiny a vybrat režim a zpoždění pro přepínání.

Blok detekce ztráty hodin a přepínání referenčních hodin má následující funkce:

• Sleduje stav referenčních hodin. Pokud referenční hodiny selžou, hodiny se automaticky přepnou na záložní zdroj vstupu hodin. Hodiny aktualizují stav signálů clkbad a activeclk, aby upozornily na událost.
• Přepíná referenční hodiny tam a zpět mezi dvěma různými frekvencemi. Použijte signál exswitch k ručnímu ovládání spínací akce. Po přepnutí může PLL dočasně ztratit zámek a projít procesem zúčtování.

PLL-to-PLL Kaskádování

Pokud ve svém návrhu kaskádujete PLL, zdrojová (upstream) PLL musí mít nastavení nízké šířky pásma, zatímco cílová (downstream) PLL musí mít nastavení vysoké šířky pásma. Během kaskádování slouží výstup zdrojového PLL jako referenční hodiny (vstup) cílové PLL. Nastavení šířky pásma kaskádových PLL musí být odlišné. Pokud jsou nastavení šířky pásma kaskádových PLL stejná, mohou být kaskádované PLL ampsnižte fázový šum na určitých frekvencích. Zdroj vstupních hodin adjpllin se používá pro interkaskádování mezi zlomitelnými zlomkovými PLL.

Porty

Tabulka 6. IOPLL IP Core Ports

Parametr	Typ	Stav	Popis
refclk	Vstup	Požadovaný	Zdroj referenčních hodin, který řídí I/O PLL.
první	Vstup	Požadovaný	Asynchronní resetovací port pro výstupní hodiny. Nastavte tento port vysoko, aby se všechny výstupní hodiny resetovaly na hodnotu 0. Tento port musíte připojit k uživatelskému řídicímu signálu.
fbclk	Vstup	Volitelný	Vstupní port externí zpětné vazby pro I/O PLL. Jádro IOPLL IP vytváří tento port, když I/O PLL pracuje v režimu externí zpětné vazby nebo režimu vyrovnávací paměti s nulovým zpožděním. Pro dokončení zpětné vazby musí připojení na úrovni desky propojit port fbclk a výstupní port externích hodin I/O PLL.
fboutclk	Výstup	Volitelný	Port, který napájí port fbclk přes mimické obvody. Port fboutclk je dostupný pouze v případě, že je I/O PLL v režimu externí zpětné vazby.
zdbfbclk	Obousměrný	Volitelný	Obousměrný port, který se připojuje k mimickému obvodu. Tento port se musí připojit k obousměrnému kolíku, který je umístěn na vyhrazeném výstupním kolíku kladné zpětné vazby I/O PLL. Port zdbfbclk je dostupný pouze v případě, že I/O PLL je v režimu vyrovnávací paměti s nulovým zpožděním. Abyste zabránili odrazu signálu při použití režimu vyrovnávací paměti s nulovým zpožděním, neumisťujte stopy desky na obousměrný I/O pin.
uzamčeno	Výstup	Volitelný	Jádro IP IOPLL nastaví tento port vysoko, když PLL získá zámek. Port zůstává vysoký, dokud je IOPLL uzamčen. I/O PLL potvrzuje uzamčený port, když jsou fáze a frekvence referenčních hodin a hodin zpětné vazby
pokračování…

Parametr	Typ	Stav	Popis
			stejné nebo v rámci tolerance obvodu zámku. Když rozdíl mezi dvěma hodinovými signály překročí toleranci obvodu zámku, I/O PLL ztratí zámek.
refclk1	Vstup	Volitelný	Druhý zdroj referenčních hodin, který řídí I/O PLL pro funkci přepínání hodin.
extwitch	Vstup	Volitelný	Chcete-li hodiny ručně přepnout, zajistěte nízký signál extwitch (1'b0) po dobu alespoň 3 hodinových cyklů.
activeclk	Výstup	Volitelný	Výstupní signál indikující, který zdroj referenčních hodin je používán I/O PLL.
clkbad	Výstup	Volitelný	Výstupní signál, který indikuje stav zdroje referenčních hodin, je dobrý nebo špatný.
cascade_out	Výstup	Volitelný	Výstupní signál, který se přivádí do downstream I/O PLL.
adjpllin	Vstup	Volitelný	Vstupní signál, který se přivádí z upstream I/O PLL.
outclk_[]	Výstup	Volitelný	Výstupní hodiny z I/O PLL.

Archiv uživatelské příručky IOPLL Intel FPGA IP Core

Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP

Základní verze IP	Uživatelská příručka
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uživatelská příručka
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uživatelská příručka
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uživatelská příručka
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core Uživatelská příručka

Historie revizí dokumentu pro uživatelskou příručku IOPLL Intel FPGA IP Core

Verze dokumentu	Intel Quartus® Prime verze	Změny
2019.06.24	18.1	Aktualizován popis vyhrazených hodinových vstupů v Typická I/O PLL architektura diagram.
2019.01.03	18.1	• Aktualizováno Přístup k výstupnímu portu PLL LVDS_CLK/LOADEN parametr v IOPLL IP Core Parameters – karta Nastavení tabulka. • Aktualizován popis portu zdbfbclk v IOPLL IP Core Ports tabulka.
2018.09.28	18.1	• Opraven popis pro exswitch v IOPLL IP Core Ports tabulka. • Přejmenována následující jádra IP podle rebrandingu Intel: — Změna jádra Altera IOPLL IP na jádro IOPLL Intel FPGA IP. — Změna jádra Altera PLL Reconfig IP na jádro PLL Reconfig Intel FPGA IP. — Změněno jádro Arria 10 FPLL IP na jádro fPLL Intel Arria 10/Cyclone 10 FPGA IP.

Datum	Verze	Změny
června 2017	2017.06.16	• Přidána podpora pro zařízení Intel Cyclone 10 GX. • Přejmenováno na Intel.
prosince 2016	2016.12.05	Aktualizován popis prvního portu jádra IP.
června 2016	2016.06.23	• Aktualizované parametry jádra IP – tabulka karta Nastavení. — Aktualizován popis pro ruční přepínání a automatické přepínání s parametry ručního přepínání. Řídicí signál přepínání hodin je aktivní nízko. — Aktualizován popis parametru Zpoždění přepnutí. • Definované čítače M a C pro parametr DPS Counter Selection v tabulce parametrů IP Core Parameters – Dynamic Reconfiguration. • Změněn název portu přepínání hodin z clkswitch na extswitch v typickém diagramu architektury I/O PLL.
května 2016	2016.05.02	Aktualizované parametry IP Core Parameters – tabulka Tab Dynamic Reconfiguration.
května 2015	2015.05.04	Byl aktualizován popis parametru Povolit přístup k parametru výstupního portu PLL LVDS_CLK/LOADEN v tabulce Základní parametry IP – karta Nastavení. Přidán odkaz na signálové rozhraní mezi Altera IOPLL a Altera LVDS SERDES IP Cores tabulka v I/O a High Speed ​​I/O v kapitole Arria 10 Devices.
srpna 2014	2014.08.18	Počáteční vydání.

Dokumenty / zdroje

Intel UG-01155 IOPLL FPGA IP Core [pdfUživatelská příručka UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Reference

• Uživatelská příručka