intel UG-01155 IOPLL FPGA IP Core kasutusjuhend

Toetab külgnevat PLL-i (adjpllin) sisendit, et ühendada ülesvoolu PLL-iga PLL-i kaskaadrežiimis.
Loob mälu initsialiseerimise File (.mif) ja võimaldab PLL-i dünaamilise V ümberkonfiguratsiooni.

Toetab PLL-i dünaamilist faasinihet.

Seotud teave

Sissejuhatus Inteli FPGA IP-tuumadesse
Annab rohkem teavet Inteli FPGA IP tuumade ja parameetrite redaktori kohta.
Töörežiimid lk 9

Väljundkellad lk 10
Viide Kella ümberlülitamine lk 10

PLL-PLL-i kaskaad lk 11
IOPLL Intel FPGA IP Core kasutajajuhendi arhiivid lk 12

Pakub IOPLL Inteli FPGA IP-tuuma eelmiste versioonide kasutusjuhendite loendit.

Seadme pere tugi

IOPLL-i IP-tuum toetab ainult Intel Arria 10 ja Intel Cyclone 10 GX seadmeperekondi.

IOPLL IP põhiparameetrid

IOPLL-i IP-tuumaparameetrite redaktor kuvatakse IP-kataloogi PLL-kategoorias.

Parameeter	Juriidiline väärtus	Kirjeldus
Seadme perekond	Intel Arria 10, Intel Tsüklon 10 GX	Määrab seadme perekonna.
Komponent	—	Määrab sihitud seadme.
Kiirusklass	—	Määrab sihitud seadme kiirusastme.
PLL-režiim	Täisarv-N PLL	Määrab IOPLL-i IP-tuuma jaoks kasutatava režiimi. Ainus seaduslik valik on Täisarv-N PLL. Kui vajate murdosa PLL-i, peate kasutama fPLL-i Intel Arria 10/Cyclone 10 FPGA IP-tuuma.
Võrdluskella sagedus	—	Määrab sisendkella, refclk, sisendsageduse MHz. Vaikeväärtus on 100.0 MHz. Minimaalne ja maksimaalne väärtus sõltuvad valitud seadmest.
Luba lukustatud väljundport	Lülita sisse või välja	Lukustatud pordi lubamiseks lülitage sisse.
Luba füüsilise väljundkella parameetrid	Lülita sisse või välja	Füüsiliste PLL-loenduri parameetrite sisestamiseks lülitage sisse, selle asemel, et määrata soovitud väljundsagedust.
Töörežiim	otsene, väline tagasiside, normaalne, allikas sünkroonne, null viivituspuhver, või lvds	Määrab PLL-i töö. Vaikimisi toiming on otsene režiimis. • Kui valite otsene režiimis minimeerib PLL tagasisidetee pikkust, et tekitada PLL-i väljundis võimalikult väike värin. PLL-i sisemise ja väliskella väljundid on PLL-kella sisendi suhtes faasinihkes. Selles režiimis ei kompenseeri PLL ühtegi kellavõrku. • Kui valite normaalne režiimis kompenseerib PLL kella väljundi poolt kasutatava sisemise kella võrgu viivituse. Kui PLL-i kasutatakse ka välise kella väljundviigu juhtimiseks, toimub väljundviigul signaali vastav faasinihe. • Kui valite allikas sünkroonne režiimis ühtib kella viivitus viivist I/O-sisendi registrisse viivitusega viivist sisend-/väljundregistrisse. • Kui valite väline tagasiside režiimis, peate ühendama fbclk sisendpordi sisendviiguga. Plaaditaseme ühendus peab ühendama nii sisendviigu kui ka välise kella väljundpordi fboutclk. Fbclk-port on joondatud sisendkellaga. • Kui valite null viivituspuhver režiimis peab PLL toitma välist kella väljundviiku ja kompenseerima selle viigu tekitatud viivituse. Pinnal vaadeldav signaal sünkroniseeritakse sisendkellaga. PLL-kella väljund ühendub altbidiri pordiga ja juhib väljundpordina zdbfbclki. Kui PLL juhib ka sisemist kellavõrku, toimub selle võrgu vastav faasinihe. • Kui valite lvds režiimis säilitatakse sisemise SERDES-hõiveregistri kontaktide andmete ja kella ajastuse suhe. Režiim kompenseerib viivitusi LVDS-i kellavõrgus ning andmeviigu ja kella sisendi vahel SERDES-i püüdmisregistri teede vahel.
Kellade arv	1–9	Määrab PLL-i disainis iga seadme jaoks vajalike väljundkellade arvu. Väljundsageduse, faasinihke ja töötsükli nõutavad sätted kuvatakse valitud kellade arvu põhjal.
Määrake VCO sagedus	Lülita sisse või välja	Võimaldab piirata VCO sagedust määratud väärtuseni. See on kasulik LVDS-i välisrežiimi jaoks PLL-i loomisel või kui soovitakse konkreetset dünaamilise faasinihke sammu suurust.
*jätkus…*

Parameeter	Juriidiline väärtus	Kirjeldus
VCO sagedus (1)	—	• Millal Luba füüsilise väljundkella parameetrid on sisse lülitatud – kuvab VCO sageduse, mis põhineb väärtustel Võrdluskella sagedus, Korrutustegur (M-loendur), ja Jagamistegur (N-loendur). • Millal Luba füüsilise väljundkella parameetrid on välja lülitatud – võimaldab määrata VCO sageduse nõutud väärtuse. Vaikeväärtus on 600.0 MHz.
Andke kellale globaalne nimi	Lülita sisse või välja	Võimaldab väljundkella nime ümber nimetada.
Kella nimi	—	Kasutaja kella nimi Synopsis Design Constraints (SDC) jaoks.
Soovitud sagedus	—	Määrab vastava väljundi kella pordi outclk[] väljundsageduse MHz-des. Vaikeväärtus on 100.0 MHz. Minimaalsed ja maksimaalsed väärtused sõltuvad kasutatavast seadmest. PLL loeb numbreid ainult esimese kuue kümnendkohaga.
Tegelik sagedus	—	Võimaldab valida tegeliku väljundi taktsageduse saavutatavate sageduste loendist. Vaikeväärtus on soovitud sagedusele lähim saavutatav sagedus.
Faasi nihke ühikud	ps or kraadid	Määrab vastava väljundkella pordi faasinihke ühiku, outclk[], pikosekundites (ps) või kraadides.
Soovitud faasinihe	—	Määrab faasinihke nõutava väärtuse. Vaikeväärtus on 0 XNUMX ps.
Tegelik faasinihe	—	Võimaldab valida tegeliku faasinihke saavutatavate faasinihkeväärtuste loendist. Vaikeväärtus on soovitud faasinihkele lähim saavutatav faasinihe.
Soovitud töötsükkel	0.0–100.0	Määrab töötsükli nõutud väärtuse. Vaikeväärtus on 50.0%.
Tegelik töötsükkel	—	Võimaldab valida tegeliku töötsükli saavutatavate töötsükli väärtuste loendist. Vaikeväärtus on soovitud töötsüklile lähim saavutatav töötsükkel.
Korrutustegur (M-loendur) (2)	4–511	Määrab M-loenduri korrutusteguri. M-loenduri seaduslik vahemik on 4–511. Kuid minimaalse seadusliku PFD sageduse ja maksimaalse seadusliku VCO sageduse piirangud piiravad efektiivse M loenduri vahemikku 4–160.
Jagamistegur (N-loendur) (2)	1–511	Määrab N-loenduri jagamisteguri. N-loenduri seaduslik vahemik on 1–511. Kuid piirangud minimaalsele seaduslikule PFD sagedusele piiravad N-loenduri efektiivset vahemikku 1–80.
Jagamistegur (C-loendur) (2)	1–511	Määrab väljundkella (C-loendur) jagamisteguri.

See parameeter on saadaval ainult siis, kui suvand Luba füüsilise väljundkella parameetrid on välja lülitatud.

See parameeter on saadaval ainult siis, kui on sisse lülitatud Füüsilise väljundkella parameetrid.

IOPLL IP põhiparameetrid – vahekaart Seaded

Tabel 2. IOPLL IP põhiparameetrid – vahekaart Seaded

Parameeter	Juriidiline väärtus	Kirjeldus
PLL ribalaiuse eelseadistus	Madal, Keskmine, või Kõrge	Määrab PLL ribalaiuse eelseadistuse. Vaikevalik on Madal.
PLL automaatne lähtestamine	Lülita sisse või välja	Lähtestab PLL-i lukustuse kaotamisel automaatselt ise.
Looge teine sisend clk 'refclk1'	Lülita sisse või välja	Lülitage sisse, et luua oma PLL-iga ühendatud varukell, mis saab lülituda teie algse võrdluskellaga.
Teine võrdluskella sagedus	—	Valib teise sisendi kellasignaali sageduse. Vaikeväärtus on 100.0 MHz. Minimaalne ja maksimaalne väärtus sõltuvad kasutatavast seadmest.
Looge signaal "active_clk", mis näitab kasutatavat sisendkella	Lülita sisse või välja	Activeclk väljundi loomiseks lülitage see sisse. Activeclk väljund näitab sisendkella, mida PLL kasutab. Väljundsignaal madal näitab refclk ja väljundsignaal kõrge näitab refclk1.
Looge iga sisendkella jaoks signaal "clkbad".	Lülita sisse või välja	Lülitage sisse, et luua kaks clkbad väljundit, üks iga sisendkella jaoks. Väljundsignaal madal näitab, et kell töötab ja väljundsignaal kõrge näitab, et kell ei tööta.
Ümberlülitusrežiim	Automaatne ümberlülitus, Käsitsi ümberlülitamine, või Automaatne ümberlülitumine käsitsi tühistamisega	Määrab disainirakenduse ümberlülitusrežiimi. IP toetab kolme ümberlülitusrežiimi: • Kui valite Automaatne ümberlülitus režiimis jälgib PLL-ahel valitud võrdluskella. Kui üks kell peatub, lülitub ahel mõne kellatsükliga automaatselt varukellale ja värskendab olekusignaale, clkbad ja activeclk. • Kui valite Käsitsi ümberlülitamine režiimis, kui juhtsignaal, extswitch, muutub loogiliselt kõrgelt loogiliselt madalaks ja püsib madalal vähemalt kolm taktitsüklit, lülitub sisendkell teisele kellale. Extswitchi saab genereerida FPGA tuumloogikast või sisendviigust. • Kui valite Automaatne ümberlülitumine käsitsi tühistamisega režiimis, kui välislüliti signaal on madal, tühistab see automaatse lüliti funktsiooni. Kuni extswitch jääb madalaks, on edasine ümberlülitustegevus blokeeritud. Selle režiimi valimiseks peavad teie kaks kellaallikat töötama ja kahe kella sagedus ei tohi erineda rohkem kui 20%. Kui mõlemad kellad ei ole samal sagedusel, kuid nende perioodide erinevus jääb 20% piiresse, suudab kella kadumise tuvastamise plokk tuvastada kadunud kella. Tõenäoliselt langeb PLL pärast PLL-kella sisendi ümberlülitamist lukust välja ja vajab uuesti lukustamiseks aega.
Ülemineku viivitus	0–7	Lisab üleminekuprotsessile teatud tsükli viivituse. Vaikeväärtus on 0.
Juurdepääs PLL LVDS_CLK/LOADEN väljundpordile	Keelatud, Luba LVDS_CLK/ LAADIGE 0, või Luba LVDS_CLK/ LAADE 0 & 1	Valige Luba LVDS_CLK/LOADEN 0 or Luba LVDS_CLK/LOADEN 0 ja 1 PLL lvds_clk või loaden väljundpordi lubamiseks. Lubab selle parameetri juhul, kui PLL toidab LVDS SERDES plokki välise PLL-iga. Kui kasutada I/O PLL-i outclk-porte koos LVDS-portidega, kasutatakse outclk[0..3] portide jaoks lvds_clk[0,1] ja loaden[0,1], coreclk-portide jaoks saab kasutada outclk4.
Lubage juurdepääs PLL DPA väljundpordile	Lülita sisse või välja	PLL DPA väljundpordi lubamiseks lülitage sisse.
*jätkus…*

Parameeter	Juriidiline väärtus	Kirjeldus
Lubage juurdepääs PLL-i väliskella väljundpordile	Lülita sisse või välja	PLL-i väliskella väljundpordi lubamiseks lülitage see sisse.
Määrab, millist outclk-i kasutatakse extclk_out[0] allikana	C0 – C8	Määrab outclk-pordi, mida kasutatakse extclk_out[0] allikana.
Määrab, millist outclk-i kasutatakse extclk_out[1] allikana	C0 – C8	Määrab outclk-pordi, mida kasutatakse extclk_out[1] allikana.

Kaskaadkaart

Tabel 3. IOPLL IP põhiparameetrid – kaskaadkaart3

Parameeter	Juriidiline väärtus	Kirjeldus
Looge "kaskaadi välja" signaal, et ühendada allavoolu PLL-iga	Lülita sisse või välja	Lülitage sisse, et luua cascade_out port, mis näitab, et see PLL on allikas ja loob ühenduse sihtkoha (allavoolu) PLL-iga.
Määrab, millist väljundit kasutatakse kaskaadallikana	0–8	Määrab kaskaadallika.
Looge ülesvoolu PLL-iga ühenduse loomiseks adjpllin- või cclk-signaal	Lülita sisse või välja	Lülitage sisse, et luua sisendport, mis näitab, et see PLL on sihtkoht ja ühendub allika (ülesvoolu) PLL-iga.

Vahekaart Dünaamiline ümberkonfigureerimine

Tabel 4. IOPLL IP põhiparameetrid – vahekaart Dünaamiline ümberkonfigureerimine

Parameeter	Juriidiline väärtus	Kirjeldus
Lubage PLL-i dünaamiline ümberkonfigureerimine	Lülita sisse või välja	Lülitage sisse selle PLL-i dünaamilise ümberkonfigureerimise lubamine (koos PLL Reconfig Intel FPGA IP-tuumaga).
Lubage juurdepääs dünaamiliste faasinihke portidele	Lülita sisse või välja	Lülitage sisse dünaamilise faasinihke liidese lubamine PLL-iga.
MIF-i genereerimise valik (3)	Genereeri Uus MIF File, Lisage olemasolevale MIF-ile konfiguratsioon File, ja Loo MIF File IP genereerimise ajal	Looge uus .mif file mis sisaldab I/O PLL-i praegust konfiguratsiooni, või lisage see konfiguratsioon olemasolevale .mif-ile file. Võite kasutada seda .mif file dünaamilise ümberkonfigureerimise ajal, et konfigureerida I/O PLL ümber oma praegustele sätetele.
Uue MIF-i tee file (4)	—	Sisestage asukoht ja file uue .mif nimi file luuakse.
Olemasoleva mitmepoolse vahendustasu tee file (5)	—	Sisestage asukoht ja file olemasoleva .mif nimi file kavatsete lisada.
*jätkus…*

See parameeter on saadaval ainult siis, kui suvand Luba PLL-i dünaamiline ümberkonfigureerimine on sisse lülitatud.

See parameeter on saadaval ainult siis, kui luuakse uus MIF File on valitud MIF-i genereerimiseks
Võimalus.

Parameeter	Juriidiline väärtus	Kirjeldus
Luba dünaamiline faasinihe MIF-voogesituse jaoks (3)	Lülita sisse või välja	Lülitage sisse, et salvestada dünaamilise faasinihke atribuudid PLL-i ümberkonfigureerimiseks.
DPS-i loenduri valik (6)	C0–C8, Kõik C, or M	Valib loenduri dünaamilise faasinihke jaoks. M on tagasiside loendur ja C on skaalajärgsed loendurid.
Dünaamiliste faasinihete arv (6)	1–7	Valib faasinihke sammude arvu. Ühe faasinihke juurdekasvu suurus on võrdne 1/8 VCO perioodist. Vaikeväärtus on 1.
Dünaamiline faasinihke suund (6)	Positiivne or Negatiivne	Määrab dünaamilise faasinihke suuna, mis salvestatakse PLL MIF-i.

See parameeter on saadaval ainult siis, kui olemasolevale MIF-ile konfiguratsioon lisatakse File on valitud MIF-i genereerimise valikuks

IOPLL IP põhiparameetrid – vahekaart Täpsemad parameetrid

Tabel 5. IOPLL IP põhiparameetrid – vahekaart Täpsemad parameetrid

Parameeter	Juriidiline väärtus	Kirjeldus
Täpsemad parameetrid	—	Kuvab füüsiliste PLL-i sätete tabeli, mida rakendatakse teie sisendi põhjal.

Funktsionaalne kirjeldus

I/O PLL on sagedusjuhtimissüsteem, mis genereerib väljundkella, sünkroniseerides end sisendkellaga. PLL võrdleb faasierinevust voldi sisendsignaali ja väljundsignaali vaheltage-juhitud ostsillaator (VCO) ja seejärel teostab faaside sünkroniseerimist, et säilitada konstantne faasinurk (lukk) sisend- või tugisignaali sagedusel. Süsteemi sünkroniseerimine või negatiivne tagasiside ahel sunnib PLL-i olema faasilukuga.
PLL-e saate konfigureerida sageduskordistiteks, jagajateks, demodulaatoriteks, jälgimisgeneraatoriteks või kella taastamise ahelateks. PLL-e saate kasutada stabiilsete sageduste genereerimiseks, mürarikkast sidekanalist signaalide taastamiseks või kellasignaalide levitamiseks kogu oma disainis.

PLL-i ehitusplokid

I/O PLL peamised plokid on faasisagedusdetektor (PFD), laadimispump, silmusfilter, VCO ja loendurid, nagu tagasisideloendur (M), skaala eelloendur (N) ja järel- skaala loendurid (C). PLL-i arhitektuur sõltub seadmest, mida oma disainis kasutate.

See parameeter on saadaval ainult siis, kui valik Luba dünaamiline faasinihe MIF-voogesituse jaoks on sisse lülitatud.

Tüüpiline I/O PLL-arhitektuur

PLL-i käitumise kirjeldamiseks kasutatakse tavaliselt järgmisi termineid:
PLL-lukustusaeg – tuntud ka kui PLL-i hankimise aeg. PLL lukustusaeg on aeg, mille jooksul PLL saavutab sihtsageduse ja faasi suhte pärast sisselülitamist, pärast programmeeritud väljundsageduse muutmist või pärast PLL-i lähtestamist. Märkus. Simulatsioonitarkvara ei modelleeri realistlikku PLL-lukuaega. Simulatsioon näitab ebareaalselt kiiret lukustusaega. Tegeliku lukustusaja spetsifikatsiooni leiate seadme andmelehelt.
PLL eraldusvõime – PLL VCO minimaalne sageduse juurdekasvu väärtus. M- ja N-loendurite bittide arv määrab PLL-i eraldusvõime väärtuse.
PLL sample rate — FREF samplingi sagedus, mis on vajalik PLL-i faasi ja sageduse korrigeerimiseks. PLL sample määr on fREF /N.

PLL lukk

PLL-lukk sõltub faasisagedusdetektori kahest sisendsignaalist. Lukustussignaal on PLL-ide asünkroonne väljund. Lukustussignaali lukustamiseks vajalike tsüklite arv sõltub PLL-i sisendkellast, mis aktiveerib lukustusahelat. Lukustussignaali lukustamiseks vajalike kellatsüklite arvu arvutamiseks jagage PLL-i maksimaalne lukustusaeg PLL-i sisendkella perioodiga.

Töörežiimid

IOPLL IP-tuum toetab kuut erinevat kella tagasiside režiimi. Iga režiim võimaldab kella korrutamist ja jagamist, faasi nihutamist ja töötsükli programmeerimist.

Väljundkellad

IOPLL-i IP-tuum suudab genereerida kuni üheksa kella väljundsignaali. Loodud kella väljundsignaalid taktitavad südamikku või väliseid plokke väljaspool südamikku.
Lähtestamissignaali abil saate lähtestada väljundkella väärtuse 0-le ja keelata PLL-i väljundkellad.
Igal väljundkellal on soovitud seadistuste komplekt, kus saate määrata soovitud väljundsageduse, faasinihke ja töötsükli väärtused. Soovitud seaded on sätted, mida soovite oma kujunduses rakendada.

Sageduse, faasinihke ja töötsükli tegelikud väärtused on lähimad sätted (soovitavate sätete parim ligikaudne väärtus), mida saab PLL-ahelas rakendada.

Viide Kella ümberlülitus

Võrdluskella ümberlülitusfunktsioon võimaldab PLL-il lülituda kahe võrdlussisendi kella vahel. Kasutage seda funktsiooni kella koondamiseks või kahe kellaga domeenirakenduse jaoks, näiteks süsteemis. Süsteem võib lülitada sisse üleliigse kella, kui esmane kell lakkab töötamast.
Võrdluskella ümberlülitusfunktsiooni kasutades saate määrata teise sisendkella sageduse ning valida ümberlülituse režiimi ja viivituse.

Kella kadumise tuvastamise ja tugikella ümberlülitusplokil on järgmised funktsioonid:

Jälgib võrdluskella olekut. Kui võrdluskell ebaõnnestub, lülitub kell automaatselt varukella sisendallikale. Kell värskendab sündmuse hoiatamiseks signaalide clkbad ja activeclk olekut.
Lülitab võrdluskella kahe erineva sageduse vahel edasi-tagasi. Kasutage lüliti toimingu käsitsi juhtimiseks extswitchi signaali. Pärast ümberlülitamist võib PLL ajutiselt lukustuse kaotada ja läbida arvestusprotsessi.

PLL-PLL-kaskaad

Kui kaskaadite oma kujunduses PLL-e, peab allika (ülesvoolu) PLL-il olema madala ribalaiuse säte, samas kui sihtkoha (allavoolu) PLL-il peab olema suure ribalaiuse säte. Kaskaadi ajal toimib lähte-PLL-i väljund siht-PLL-i võrdluskellana (sisendina). Kaskaad-PLL-ide ribalaiuse sätted peavad olema erinevad. Kui kaskaad-PLL-ide ribalaiuse sätted on samad, võivad kaskaad-PLL-id ampfaasimüra teatud sagedustel. Adjpllini sisendkellaallikat kasutatakse murduvate murdosaliste PLL-ide vaheliseks kaskaadseks.

Sadamad

Tabel 6. IOPLL IP-tuumpordid

Parameeter	Tüüp	Seisund	Kirjeldus
refclk	Sisend	Nõutav	Võrdluskella allikas, mis juhib I/O PLL-i.
esimene	Sisend	Nõutav	Väljundkellade asünkroonse lähtestamise port. Tõstke see port kõrgele, et lähtestada kõik väljundkellad väärtusele 0. Peate ühendama selle pordi kasutaja juhtsignaaliga.
fbclk	Sisend	Valikuline	Väline tagasiside sisendport I/O PLL jaoks. IOPLL-i IP-tuum loob selle pordi, kui I/O PLL töötab välise tagasiside režiimis või viivituseta puhverrežiimis. Tagasisideahela lõpuleviimiseks peab plaaditaseme ühendus ühendama fbclk-pordi ja I/O PLL-i väliskella väljundpordi.
fboutclk	Väljund	Valikuline	Port, mis toidab fbclk-porti läbi matkimisahela. Fboutclk-port on saadaval ainult siis, kui I/O PLL on välise tagasiside režiimis.
zdbfbclk	Kahesuunaline	Valikuline	Kahesuunaline port, mis ühendub miimikaahelaga. See port peab ühenduma kahesuunalise viiguga, mis asetatakse I/O PLL positiivse tagasiside spetsiaalsele väljundviigule. Port zdbfbclk on saadaval ainult siis, kui I/O PLL on nullviivitusega puhverrežiimis. Signaali peegeldumise vältimiseks viivituseta puhverrežiimi kasutamisel ärge asetage plaadi jälgi kahesuunalisele I/O kontaktile.
lukus	Väljund	Valikuline	IOPLL-i IP-tuum tõstab selle pordi kõrgele, kui PLL lukustub. Port püsib kõrgel seni, kuni IOPLL on lukus. I/O PLL kinnitab lukustatud porti, kui võrdluskella ja tagasiside kella faasid ja sagedused on
*jätkus…*

Parameeter	Tüüp	Seisund	Kirjeldus
			sama või lukustusahela tolerantsi piires. Kui kahe kellasignaali erinevus ületab lukustusahela tolerantsi, kaotab I/O PLL lukustuse.
refclk1	Sisend	Valikuline	Teine võrdluskella allikas, mis juhib I/O PLL-i kella ümberlülitamise funktsiooni jaoks.
extswitch	Sisend	Valikuline	Kella käsitsi lülitamiseks kinnitage välislüliti signaal madal (1'b0) vähemalt kolmeks kellatsükliks.
aktiivneclk	Väljund	Valikuline	Väljundsignaal, mis näitab, millist tugikella allikat I/O PLL kasutab.
clkbad	Väljund	Valikuline	Väljundsignaal, mis näitab võrdluskella allika olekut, on hea või halb.
cascade_out	Väljund	Valikuline	Väljundsignaal, mis suunatakse allavoolu I/O PLL-i.
adjpllin	Sisend	Valikuline	Sisendsignaal, mis toidab ülesvoolu I/O PLL-ist.
outclk_[]	Väljund	Valikuline	Väljundkell I/O PLL-st.

IOPLL Intel FPGA IP Core User Guide Arhiivid

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend

IP Core versioon	Kasutusjuhend
17.0	Altera I/O faasiluku ahela (Altera IOPLL) IP Core kasutusjuhend
16.1	Altera I/O faasiluku ahela (Altera IOPLL) IP Core kasutusjuhend
16.0	Altera I/O faasiluku ahela (Altera IOPLL) IP Core kasutusjuhend
15.0	Altera I/O faasiluku ahela (Altera IOPLL) IP Core kasutusjuhend

Dokumenteerige IOPLL Intel FPGA IP Core kasutajajuhendi versioonide ajalugu

Dokumendi versioon	Intel Quartus® Peamine versioon	Muudatused
2019.06.24	18.1	Uuendati spetsiaalsete kellasisendite kirjeldust Tüüpiline I/O PLL-arhitektuur diagramm.
2019.01.03	18.1	• Uuendati Juurdepääs PLL LVDS_CLK/LOADEN väljundpordile parameetris IOPLL IP põhiparameetrid – vahekaart Seaded laud. • Värskendati zdbfbclk pordi kirjeldust IOPLL IP-tuumpordid laud.
2018.09.28	18.1	• Parandatud extswitchi kirjeldust IOPLL IP-tuumpordid laud. • Nimetas järgmised IP-tuumad ümber vastavalt Inteli kaubamärgi muutmisele: — Altera IOPLL IP-tuum muudeti IOPLL Inteli FPGA IP-tuumaks. — Altera PLL Reconfigi IP-tuum muudeti PLL Reconfig Inteli FPGA IP-tuumaks. — Arria 10 FPLL IP-tuum muudeti fPLL Intel Arria 10/Cyclone 10 FPGA IP-tuuma vastu.

Kuupäev	Versioon	Muudatused
juuni 2017	2017.06.16	• Lisatud tugi Intel Cyclone 10 GX seadmetele. • Uue kaubamärgiga Intel.
detsember 2016	2016.12.05	Uuendati IP-tuuma esimese pordi kirjeldust.
juuni 2016	2016.06.23	• Uuendatud IP põhiparameetrid – vahekaardi Seaded tabel. — Käsitsi ümberlülituse ja automaatse ümberlülituse käsitsi ületamise parameetritega värskendatud kirjeldus. Kella ümberlülituse juhtsignaal on aktiivne madal. — Uuendati ümberlülitusviivituse parameetri kirjeldust. • Määratletud M- ja C-loendurid DPS-i loenduri valimise parameetri jaoks tabelis IP Core Parameters – Dynamic Reconfiguration Tab. • Tüüpilise I/O PLL-i arhitektuuri diagrammil muudeti kella ümberlülituspordi nimi clkswitchist extswitchiks.
mai 2016	2016.05.02	Uuendatud IP põhiparameetrid – dünaamilise ümberkonfigureerimise vahekaardi tabel.
mai 2015	2015.05.04	Värskendati kirjeldust Luba juurdepääs PLL LVDS_CLK/LOADEN väljundpordi parameetrile tabelis IP Core Parameters – Settings Tab. Arria 10 seadmete peatükis I/O ja kiire I/O on lisatud link Altera IOPLL ja Altera LVDS SERDES IP-südamike vahelise signaaliliidese tabelile.
2014. august	2014.08.18	Esialgne vabastamine.

Dokumendid / Ressursid

Intel UG-01155 IOPLL FPGA IP-tuum [pdfKasutusjuhend
UG-01155 IOPLL FPGA IP-tuum, UG-01155, IOPLL FPGA IP-tuum, FPGA IP-tuum

Viited

Kasutusjuhend

Intel UG-01155 IOPLL FPGA IP-tuum

IOPLL Intel® FPGA IP Core kasutusjuhend