intel UG-01155 IOPLL FPGA IP Core

Gi-update alang sa Intel® Quartus® Prime Design Suite: 18.1

IOPLL Intel® FPGA IP Core User Guide

Ang IOPLL Intel® FPGA IP core nagtugot kanimo sa pag-configure sa mga setting sa Intel Arria® 10 ug Intel Cyclone® 10 GX I/O PLL.

Ang IOPLL IP core nagsuporta sa mosunod nga mga bahin:

• Nagsuporta sa unom ka lain-laing mga mode sa feedback sa orasan: direkta, eksternal nga feedback, normal, source synchronous, zero delay buffer, ug LVDS mode.
• Naghimo ug hangtod sa siyam ka orasan nga mga signal sa output alang sa Intel Arria 10 ug Intel CycloneM 10 GX nga mga aparato.
• Mobalhin tali sa duha ka reference input nga mga orasan.
• Nagsuporta sa kasikbit nga PLL (adjpllin) input aron makonektar sa usa ka upstream PLL sa PLL cascading mode.
• Naghimo sa Memory Initialization File (.mif) ug nagtugot sa PLL dynamicVreconfiguration.
• Nagsuporta sa PLL dinamikong hugna sa pagbalhin.

May Kalabutan nga Impormasyon

• Pasiuna sa Intel FPGA IP Cores
  Naghatag ug dugang impormasyon bahin sa Intel FPGA IP cores ug ang parameter editor.
• Mga Mode sa Operasyon sa panid 9
• Mga Orasan sa Output sa panid 10
• Reference Clock Switchover sa panid 10
• PLL-to-PLL Cascading sa panid 11
• IOPLL Intel FPGA IP Core User Guide Archives sa panid 12

Naghatag usa ka lista sa mga giya sa gumagamit alang sa miaging mga bersyon sa IOPLL Intel FPGA IP core.

Suporta sa Pamilya sa Device

Ang IOPLL IP core nagsuporta lamang sa Intel Arria 10 ug Intel Cyclone 10 GX device nga mga pamilya.

IOPLL IP Core Parameter

Ang IOPLL IP core parameter editor makita sa PLL category sa IP Catalog.

Parameter	Legal nga Bili	Deskripsyon
Pamilya sa Device	Intel Arria 10, Intel Bagyo 10 GX	Gipiho ang pamilya sa aparato.
Component	—	Gipiho ang gipunting nga aparato.
Kusog nga Grado	—	Gipiho ang grado sa katulin alang sa gipunting nga aparato.
PLL Mode	Integer-N PLL	Gipiho ang mode nga gigamit alang sa IOPLL IP core. Ang bugtong legal nga pagpili mao Integer-N PLL. Kung kinahanglan nimo ang fractional PLL, kinahanglan nimo gamiton ang fPLL Intel Arria 10/Cyclone 10 FPGA IP core.
Reference Clock Frequency	—	Gipiho ang input frequency alang sa input clock, refclk, sa MHz. Ang default nga kantidad mao ang 100.0 ,XNUMX MHz. Ang minimum ug maximum nga bili nagdepende sa pinili nga device.
I-enable ang Naka-lock nga Output Port	I-on o I-off	I-on aron mahimo ang naka-lock nga pantalan.
I-enable ang mga parameter sa orasan sa pisikal nga output	I-on o I-off	I-on ang pagsulod sa pisikal nga PLL counter parameters imbes nga ipiho ang gusto nga output clock frequency.
Mode sa Operasyon	direkta, eksternal nga feedback, normal, dungan nga tinubdan, zero delay buffer, o lvds	Gipiho ang operasyon sa PLL. Ang default nga operasyon mao ang direkta mode. • Kon imong pilion ang direkta mode, ang PLL mopamenos sa gitas-on sa feedback path aron makagama sa pinakagamay nga posible nga jitter sa PLL output. Sa kini nga mode, ang PLL wala magbayad alang sa bisan unsang mga network sa orasan. • Kon imong pilion ang normal mode, ang PLL nagbayad sa pagkalangan sa internal nga network sa orasan nga gigamit sa output sa orasan. Kung ang PLL gigamit usab sa pagmaneho sa usa ka eksternal nga orasan nga output pin, usa ka katugbang nga hugna sa pagbalhin sa signal sa output pin mahitabo. • Kon imong pilion ang dungan nga tinubdan mode, ang paglangan sa orasan gikan sa pin ngadto sa I/O input register motakdo sa data delay gikan sa pin ngadto sa I/O input register. • Kon imong pilion ang eksternal nga feedback mode, kinahanglan nimong ikonektar ang fbclk input port sa usa ka input pin. Ang usa ka board-level nga koneksyon kinahanglang magkonektar sa input pin ug external clock output port, fboutclk. Ang fbclk port gipahiangay sa input nga orasan. • Kon imong pilion ang zero delay buffer mode, ang PLL kinahanglan nga pakan-on ang usa ka eksternal nga orasan nga output pin ug bayran ang pagkalangan nga gipaila sa kana nga pin. Ang signal nga nakita sa pin gi-synchronize sa input clock. Ang PLL clock output nagkonektar sa altbidir port ug nagmaneho sa zdbfbclk isip output port. Kung ang PLL usab ang nagmaneho sa internal nga network sa orasan, usa ka katugbang nga pagbalhin sa bahin sa kana nga network mahitabo. • Kon imong pilion ang lvds mode, ang sama nga data ug orasan nga relasyon sa timing sa mga lagdok sa internal SERDES capture register gipadayon. Gibayran sa mode ang mga paglangan sa network sa orasan sa LVDS, ug taliwala sa data pin ug pin sa input sa orasan sa mga agianan sa pagrehistro sa pagkuha sa SERDES.
Gidaghanon sa mga Orasan	1–9	Gipiho ang gidaghanon sa mga orasan sa output nga gikinahanglan alang sa matag aparato sa disenyo sa PLL. Ang gipangayo nga mga setting alang sa frequency sa output, phase shift, ug duty cycle gipakita base sa gidaghanon sa mga orasan nga gipili.
Tinoa ang VCO Frequency	I-on o I-off	Gitugotan ka sa pagpugong sa frequency sa VCO sa gitakda nga kantidad. Mapuslanon kini kung maghimo usa ka PLL alang sa eksternal nga mode sa LVDS, o kung gusto ang usa ka piho nga gidak-on sa lakang sa pagbalhin sa yugto sa dinamikong.
nagpadayon…

Parameter	Legal nga Bili	Deskripsyon
Kadaghanon sa VCO (1)	—	• Kanus-a I-enable ang mga parameter sa orasan sa pisikal nga output gi-on— nagpakita sa frequency sa VCO base sa mga kantidad alang sa Reference Clock Frequency, Multiply Factor (M-Counter), ug Divide Factor (N-Counter). • Kanus-a I-enable ang mga parameter sa orasan sa pisikal nga output gipalong— nagtugot kanimo sa pagtino sa gipangayo nga bili alang sa frequency sa VCO. Ang default nga kantidad mao ang 600.0 ,XNUMX MHz.
Ihatag ang global nga ngalan sa orasan	I-on o I-off	Nagtugot kanimo sa pag-usab sa ngalan sa output nga orasan nga ngalan.
Ngalan sa Orasan	—	Ang user clock name para sa Synopsis Design Constraints (SDC).
Gitinguha nga Frequency	—	Gipiho ang output clock frequency sa katumbas nga output clock port, outclk[], sa MHz. Ang default nga kantidad mao ang 100.0 ,XNUMX MHz. Ang minimum ug maximum nga mga kantidad nagdepende sa aparato nga gigamit. Ang PLL mobasa lamang sa mga numero sa unang unom ka desimal nga mga dapit.
Aktuwal nga Frequency	—	Nagtugot kanimo sa pagpili sa aktuwal nga output nga frequency sa orasan gikan sa usa ka lista sa makab-ot nga mga frequency. Ang default nga kantidad mao ang labing duol nga makab-ot nga frequency sa gitinguha nga frequency.
Mga yunit sa Phase Shift	ps or grado	Gipiho ang phase shift unit para sa katumbas nga output clock port, outclk [], sa picoseconds (ps) o degrees.
Gitinguha nga Phase Shift	—	Gipiho ang gipangayo nga kantidad alang sa pagbalhin sa hugna. Ang default nga kantidad mao ang 0 hp.
Aktuwal nga Phase Shift	—	Nagtugot kanimo sa pagpili sa aktuwal nga pagbalhin sa hugna gikan sa usa ka lista sa makab-ot nga mga kantidad sa pagbalhin sa hugna. Ang default nga kantidad mao ang labing duol nga makab-ot nga pagbalhin sa yugto sa gusto nga pagbalhin sa yugto.
Gitinguha nga Siklo sa Katungdanan	0.0–100.0	Gipiho ang gipangayo nga kantidad alang sa siklo sa katungdanan. Ang default nga kantidad mao ang 50.0%.
Aktuwal nga Siklo sa Katungdanan	—	Nagtugot kanimo sa pagpili sa aktuwal nga siklo sa katungdanan gikan sa usa ka lista sa makab-ot nga mga bili sa siklo sa katungdanan. Ang default nga kantidad mao ang labing duol nga makab-ot nga siklo sa katungdanan sa gusto nga siklo sa katungdanan.
Multiply Factor (M-Counter) (2)	4–511	Gipiho ang multiply factor sa M-counter. Ang legal nga han-ay sa M counter kay 4–511. Bisan pa, ang mga pagdili sa minimum nga ligal nga frequency sa PFD ug labing taas nga ligal nga frequency sa VCO nagpugong sa epektibo nga M counter range sa 4-160.
Divide Factor (N-Counter) (2)	1–511	Gipiho ang divide factor sa N-counter. Ang legal nga han-ay sa N counter mao ang 1–511. Bisan pa, ang mga pagdili sa minimum nga ligal nga frequency sa PFD nagpugong sa epektibo nga sakup sa N counter sa 1-80.
Divide Factor (C-Counter) (2)	1–511	Gipiho ang divide factor alang sa output clock (C-counter).

1. Kini nga parameter magamit ra kung ang Enable physical output clock parameters gipalong.
2. Kini nga parameter magamit ra kung ang Enable physical output clock parameters gi-on.

IOPLL IP Core Parameter - Tab sa Mga Setting

Talaan 2. IOPLL IP Core Parameters – Settings Tab

Parameter	Legal nga Bili	Deskripsyon
PLL Bandwidth Preset	Ubos, Medium, o Taas	Gipiho ang PLL bandwidth preset setting. Ang default nga pagpili mao ang Ubos.
PLL Auto Reset	I-on o I-off	Awtomatikong i-reset sa kaugalingon ang PLL sa pagkawala sa kandado.
Paghimo og ikaduhang input clk 'refclk1'	I-on o I-off	I-on aron makahatag ug backup nga orasan nga gilakip sa imong PLL nga makabalhin sa imong orihinal nga reference nga orasan.
Ikaduha nga Reperensya sa Orasan Frequency	—	Gipili ang frequency sa ikaduhang input signal sa orasan. Ang default nga kantidad mao ang 100.0 ,XNUMX MHz. Ang minimum ug maximum nga kantidad nagdepende sa aparato nga gigamit.
Paghimo og 'active_clk' nga signal aron ipakita ang input nga orasan nga gigamit	I-on o I-off	I-on aron mahimo ang activeclk output. Ang activeclk output nagpaila sa input clock nga gigamit sa PLL. Ang ubos nga signal sa output nagpakita sa refclk ug ang taas nga signal sa output nagpakita sa refclk1.
Paghimo og signal nga 'clkbad' para sa matag input nga orasan	I-on o I-off	I-on sa paghimo og duha ka clkbad output, usa alang sa matag input nga orasan. Ang ubos nga signal sa output nagpaila nga nagtrabaho ang orasan ug ang taas nga signal sa output nagpaila nga wala molihok ang orasan.
Pagbalhin Mode	Awtomatikong Pagbalhin, Manwal nga Pagbalhin, o Awtomatikong Pagbalhin nga adunay Manwal nga Pag-override	Gipiho ang switchover mode alang sa aplikasyon sa disenyo. Ang IP nagsuporta sa tulo ka switchover mode: • Kon imong pilion ang Awtomatikong Pagbalhin mode, ang PLL circuitry nagmonitor sa pinili nga reference nga orasan. Kung ang usa ka orasan mohunong, ang circuit awtomatik nga mobalhin sa backup nga orasan sa pipila ka mga siklo sa orasan ug mag-update sa mga signal sa kahimtang, clkbad ug activeclk. • Kon imong pilion ang Manwal nga Pagbalhin mode, sa dihang ang control signal, extswitch, mausab gikan sa logic high ngadto sa logic low, ug magpabiling ubos sulod sa labing menos tulo ka clock cycles, ang input clock mobalhin ngadto sa laing orasan. Ang extswitch mahimong mamugna gikan sa FPGA core logic o input pin. • Kon imong pilion Awtomatikong Pagbalhin nga adunay Manwal nga Pag-override mode, sa diha nga ang extswitch signal ubos, kini override sa automatic switch function. Hangtud nga ang extswitch nagpabilin nga ubos, ang dugang nga paglihok sa paglihok gibabagan. Aron mapili kini nga mode, ang imong duha ka tinubdan sa orasan kinahanglan nga nagdagan ug ang frequency sa duha ka mga orasan dili magkalainlain sa labaw sa 20%. Kung ang duha nga mga orasan wala sa parehas nga frequency, apan ang ilang kalainan sa panahon naa sa sulod sa 20%, ang block sa pagkakita sa pagkawala sa orasan makamatikod sa nawala nga orasan. Ang PLL lagmit mawala sa kandado human sa PLL clock input switchover ug nagkinahanglan ug panahon sa pag-lock pag-usab.
Paglangan sa Pagbalhin	0–7	Nagdugang usa ka piho nga kantidad sa paglangan sa siklo sa proseso sa pagbalhin. Ang default nga kantidad mao ang 0.
Pag-access sa PLL LVDS_CLK/ LOADEN output port	Nabaldado, I-enable ang LVDS_CLK/ LOAD 0, o I-enable ang LVDS_CLK/ LOAD 0 & 1	Pagpili I-enable ang LVDS_CLK/LOADEN 0 or I-enable ang LVDS_CLK/ LOADEN 0 & 1 aron mahimo ang PLL lvds_clk o loaden output port. Makapahimo niini nga parameter kung ang PLL magpakaon sa LVDS SERDES block nga adunay eksternal nga PLL. Kung gamiton ang I/O PLL outclk ports nga adunay LVDS ports, outclk[0..3] gigamit para sa lvds_clk[0,1] ug loaden[0,1] ports, outclk4 mahimong gamiton para sa coreclk ports.
I-enable ang access sa PLL DPA output port	I-on o I-off	I-on aron mahimo ang PLL DPA output port.
nagpadayon…

Parameter	Legal nga Bili	Deskripsyon
I-enable ang access sa PLL external clock output port	I-on o I-off	I-on aron mahimo ang PLL external clock output port.
Gitino kung unsang outclk ang gamiton isip extclk_out[0] nga tinubdan	C0 – C8	Gipiho ang outclk port nga gamiton isip extclk_out[0] source.
Gitino kung unsang outclk ang gamiton isip extclk_out[1] nga tinubdan	C0 – C8	Gipiho ang outclk port nga gamiton isip extclk_out[1] source.

Cascading Tab

Talaan 3. IOPLL IP Core Parameters – Cascading Tab3

Parameter	Legal nga Bili	Deskripsyon
Paghimo og signal nga 'cascade out' aron makonektar sa downstream nga PLL	I-on o I-off	I-on aron mahimo ang cascade_out port, nga nagpakita nga kini nga PLL usa ka gigikanan ug nagkonektar sa usa ka destinasyon (downstream) nga PLL.
Gipiho kung unsang outclk ang gamiton ingon cascading source	0–8	Gipiho ang tinubdan sa cascading.
Paghimo ug adjpllin o cclk signal aron makonektar sa upstream nga PLL	I-on o I-off	I-on ang paghimo og input port, nga nagpakita nga kini nga PLL usa ka destinasyon ug nagkonektar sa usa ka tinubdan (upstream) nga PLL.

Tab nga Dynamic Reconfiguration

Talaan 4. IOPLL IP Core Parameters – Dynamic Reconfiguration Tab

Parameter	Legal nga Bili	Deskripsyon
I-enable ang dinamikong reconfiguration sa PLL	I-on o I-off	I-on ang pagpagana sa dinamikong pag-usab sa kini nga PLL (kauban sa PLL Reconfig Intel FPGA IP core).
I-enable ang pag-access sa mga dynamic nga phase shift port	I-on o I-off	I-on ang pagpagana sa dinamikong phase shift interface sa PLL.
MIF Generation Option (3)	Makamugna Bag-ong MIF File, Idugang ang Configuration sa Existing MIF File, ug Paghimo MIF File sa panahon sa IP Generation	Maghimo ug bag-ong .mif file naglangkob sa kasamtangan nga configuration sa I/O PLL, o idugang kini nga configuration sa usa ka kasamtangan nga .mif file. Mahimo nimong gamiton kini nga .mif file atol sa dinamikong reconfiguration aron i-reconfigure ang I/O PLL ngadto sa kasamtangang mga setting niini.
Path sa Bag-ong MIF file (4)	—	Pagsulod sa lokasyon ug file ngalan sa bag-ong .mif file nga pagabuhaton.
Dalan sa Naglungtad nga MIF file (5)	—	Pagsulod sa lokasyon ug file ngalan sa kasamtangan nga .mif file buot nimong idugang sa.
nagpadayon…

1. Kini nga parameter magamit ra kung ang Enable dynamic reconfiguration sa PLL gi-on.
2. Kini nga parameter magamit ra kung Maghimo og Bag-ong MIF File gipili isip MIF Generation
   Opsyon.

   Parameter	Legal nga Bili	Deskripsyon
   I-enable ang Dynamic Phase Shift para sa MIF Streaming (3)	I-on o I-off	I-on aron tipigan ang dinamikong phase shift nga mga kabtangan alang sa PLL reconfiguration.
   Pagpili sa Kontra sa DPS (6)	C0–C8, Tanan nga C, or M	Gipili ang counter aron moagi sa dinamikong pagbalhin sa hugna. Ang M mao ang feedback counter ug ang C mao ang post-scale counter.
   Gidaghanon sa Dynamic Phase Shift (6)	1–7	Gipili ang gidaghanon sa mga pag-uswag sa phase shift. Ang gidak-on sa us aka yugto sa pag-usbaw sa pagbalhin katumbas sa 1/8 sa panahon sa VCO. Ang default nga kantidad mao ang 1.
   Dynamic Phase Shift Direction (6)	Positibo or Negatibo	Gitino ang dinamikong direksyon sa pagbalhin sa hugna aron itago sa PLL MIF.

3. Kini nga parameter magamit ra kung Idugang ang Configuration sa Existing MIF File gipili isip MIF Generation Option

IOPLL IP Core Parameters – Advanced Parameters Tab

Talaan 5. IOPLL IP Core Parameters – Advanced Parameters Tab

Parameter	Legal nga Bili	Deskripsyon
Mga Advanced nga Parameter	—	Nagpakita sa usa ka lamesa sa pisikal nga mga setting sa PLL nga ipatuman base sa imong input.

Functional nga Deskripsyon

• Ang I/O PLL kay usa ka frequency-control system nga makamugna ug output clock pinaagi sa pag-synchronize sa kaugalingon sa input clock. Ang PLL nagtandi sa hugna nga kalainan tali sa input signal ug sa output signal sa usa ka voltage-controlled oscillator (VCO) ug dayon mohimo sa phase synchronization aron mamentinar ang kanunay nga anggulo sa phase (lock) sa frequency sa input o reference signal. Ang pag-synchronize o negatibo nga feedback loop sa sistema nagpugos sa PLL nga ma-phase-lock.
• Mahimo nimong i-configure ang mga PLL isip frequency multipliers, divider, demodulators, tracking generators, o clock recovery circuits. Mahimo nimong gamiton ang mga PLL aron makamugna og mga stable nga frequency, mabawi ang mga signal gikan sa saba nga channel sa komunikasyon, o mag-apod-apod sa mga signal sa orasan sa imong disenyo.

Mga Bloke sa Pagtukod sa usa ka PLL

Ang mga nag-unang bloke sa I/O PLL mao ang phase frequency detector (PFD), charge pump, loop filter, VCO, ug mga counter, sama sa feedback counter (M), pre-scale counter (N), ug post- scale counter (C). Ang arkitektura sa PLL nagdepende sa aparato nga imong gigamit sa imong disenyo.

Kini nga parameter magamit ra kung ang Enable Dynamic Phase Shift para sa MIF Streaming gi-on.

Kinaandan nga I/O PLL Architecture

• Ang mosunod nga mga termino kasagarang gigamit sa paghulagway sa kinaiya sa usa ka PLL:
  PLL lock time—nailhan usab nga PLL acquisition time. Ang oras sa pag-lock sa PLL mao ang oras alang sa PLL nga makab-ot ang target nga frequency ug phase nga relasyon pagkahuman sa power-up, pagkahuman sa usa ka giprograma nga pagbag-o sa frequency sa output, o pagkahuman sa pag-reset sa PLL. Mubo nga sulat: Ang software sa simulation wala mag-modelo sa usa ka realistiko nga oras sa pag-lock sa PLL. Ang simulation nagpakita sa usa ka dili realistiko nga paspas nga oras sa pag-lock. Alang sa aktuwal nga detalye sa oras sa pag-lock, tan-awa ang datasheet sa aparato.
• PLL resolution—ang minimum nga frequency increment value sa usa ka PLL VCO. Ang gidaghanon sa mga bit sa M ug N nga mga counter nagtino sa kantidad sa resolusyon sa PLL.
• PLL sample rate—ang FREF sampling frequency gikinahanglan sa pagbuhat sa hugna ug frequency pagtul-id sa PLL. Ang PLL sampang rate kay fREF/N.

PLL Lock

Ang kandado sa PLL nagdepende sa duha ka signal sa input sa phase frequency detector. Ang lock signal usa ka asynchronous nga output sa mga PLL. Ang gidaghanon sa mga cycle nga gikinahanglan sa gate sa lock signal nagdepende sa PLL input clock nga nag-orasan sa gated-lock circuitry. Bahina ang kinatas-an nga oras sa lock sa PLL sa panahon sa PLL input clock aron makalkulo ang gidaghanon sa mga siklo sa orasan nga gikinahanglan sa gate sa lock signal.

Mga Mode sa Operasyon

Ang IOPLL IP core nagsuporta sa unom ka lainlaing mga mode sa feedback sa orasan. Ang matag mode nagtugot sa pagpadaghan ug pagbahin sa orasan, pagbalhin sa hugna, ug pagprograma sa siklo sa katungdanan.

Mga Orasan sa Output

• Ang IOPLL IP core makamugna og hangtod sa siyam ka orasan nga output signal. Ang namugna nga orasan nga output signal nag-oras sa kinauyokan o sa gawas nga mga bloke sa gawas sa kinauyokan.
• Mahimo nimong gamiton ang signal sa pag-reset aron i-reset ang kantidad sa output nga orasan sa 0 ug i-disable ang mga orasan sa output sa PLL.
• Ang matag output nga orasan adunay usa ka set sa gihangyo nga mga setting diin mahimo nimong itakda ang gusto nga mga kantidad alang sa frequency sa output, pagbalhin sa hugna, ug siklo sa katungdanan. Ang gusto nga mga setting mao ang mga setting nga gusto nimong ipatuman sa imong disenyo.
• Ang aktuwal nga mga kantidad alang sa frequency, phase shift, ug duty cycle mao ang pinakasuod nga mga setting (labing maayo nga gibanabana sa gusto nga mga setting) nga mahimong ipatuman sa PLL circuit.

Reference Clock Switchover

Ang reference clock switchover feature nagtugot sa PLL sa pagbalhin tali sa duha ka reference input clock. Gamita kini nga feature para sa redundancy sa orasan, o para sa dual clock domain application sama sa usa ka system. Ang sistema maka-on sa usa ka sobra nga orasan kung ang panguna nga orasan mohunong sa pagdagan.
Gamit ang reference clock switchover feature, mahimo nimong ipiho ang frequency para sa ikaduhang input clock, ug pilia ang mode ug delay alang sa switchover.

Ang pag-ila sa pagkawala sa orasan ug ang reference nga clock switchover block adunay mosunod nga mga gimbuhaton:

• Gibantayan ang kahimtang sa reperensya sa orasan. Kung ang reperensya nga orasan mapakyas, ang orasan awtomatiko nga mobalhin sa usa ka backup nga gigikanan sa input sa orasan. Gi-update sa orasan ang kahimtang sa clkbad ug activeclk nga mga signal aron maalerto ang panghitabo.
• Ibalhin ang reperensiya nga orasan pabalik-balik tali sa duha ka lainlaing frequency. Gamita ang extswitch signal aron mano-mano ang pagkontrolar sa switch action. Human mahitabo ang switchover, ang PLL mahimong mawad-an og lock temporaryo ug moagi sa proseso sa pag-ihap.

PLL-to-PLL Cascading

Kung imong i-cascade ang mga PLL sa imong disenyo, ang tinubdan (upstream) PLL kinahanglang adunay lowbandwidth setting, samtang ang destinasyon (downstream) PLL kinahanglang adunay highbandwidth setting. Atol sa cascading, ang output sa source PLL nagsilbing reference clock (input) sa destinasyon nga PLL. Ang mga setting sa bandwidth sa mga cascaded PLL kinahanglan nga lahi. Kung ang mga setting sa bandwidth sa cascaded PLLs parehas, ang cascaded PLLs mahimo ampLify phase noise sa pipila ka frequency.Ang adjpllin input clock source kay gigamit para sa inter-cascading tali sa fracturable fractional PLLs.

Mga pantalan

Talaan 6. IOPLL IP Core Ports

Parameter	Type	kahimtang	Deskripsyon
refclk	Input	Gikinahanglan	Ang tinubdan sa reperensya sa orasan nga nagmaneho sa I/O PLL.
una	Input	Gikinahanglan	Ang asynchronous reset port para sa mga output nga orasan. Pagmaneho niini nga pantalan nga taas aron i-reset ang tanan nga mga orasan sa output sa kantidad nga 0. Kinahanglan nimo nga ikonektar kini nga pantalan sa signal sa pagkontrol sa gumagamit.
fbclk	Input	Opsyonal	Ang eksternal nga feedback input port alang sa I/O PLL. Ang IOPLL IP core nagmugna niini nga pantalan kung ang I/O PLL naglihok sa external feedback mode o zero-delay buffer mode. Aron makompleto ang feedback loop, ang usa ka board-level nga koneksyon kinahanglang magkonektar sa fbclk port ug ang external clock output port sa I/O PLL.
fboutclk	Output	Opsyonal	Ang pantalan nga nagpakaon sa fbclk port pinaagi sa mimic circuitry. Ang fboutclk port anaa lamang kung ang I/O PLL anaa sa external feedback mode.
zdbfbclk	Duha nga Kapilian	Opsyonal	Ang bidirectional port nga nagkonektar sa mimic circuitry. Kini nga pantalan kinahanglan magkonektar sa usa ka bidirectional pin nga gibutang sa positibo nga feedback nga gipahinungod nga output pin sa I/O PLL. Ang zdbfbclk port anaa lamang kung ang I/O PLL anaa sa zero-delay buffer mode. Aron malikayan ang pagpamalandong sa signal kung mogamit og zero-delay buffer mode, ayaw ibutang ang mga pagsubay sa board sa bidirectional I/O pin.
gi-lock	Output	Opsyonal	Ang IOPLL IP core nagmaneho niini nga pantalan nga taas kung ang PLL nakakuha og lock. Ang pantalan nagpabilin nga taas samtang ang IOPLL kay naka-lock. Ang I/O PLL nagpahayag sa naka-lock nga pantalan kung ang mga hugna ug frequency sa reference nga orasan ug feedback nga orasan mao ang
nagpadayon…

Parameter	Type	kahimtang	Deskripsyon
			pareho o sulod sa lock circuit tolerance. Kung ang kalainan tali sa duha ka mga signal sa orasan molapas sa lock circuit tolerance, ang I/O PLL mawad-an sa lock.
refclk1	Input	Opsyonal	Ikaduhang tinubdan sa reperensya sa orasan nga nagduso sa I/O PLL alang sa feature sa switchover sa orasan.
exswitch	Input	Opsyonal	Ihatag ang extswitch signal ubos (1'b0) alang sa labing menos 3 nga mga siklo sa orasan aron mano-mano ang pagbalhin sa orasan.
aktiboclk	Output	Opsyonal	Output signal aron ipakita kung unsang reperensiya nga gigikanan sa orasan ang gigamit sa I/O PLL.
clkbad	Output	Opsyonal	Output signal nga nagpaila sa kahimtang sa tinubdan sa reperensya sa orasan maayo o dili maayo.
cascade_out	Output	Opsyonal	Output signal nga nagpakaon sa downstream I/O PLL.
adjpllin	Input	Opsyonal	Input signal nga nagpakaon gikan sa upstream I/O PLL.
outclk_[]	Output	Opsyonal	Output nga orasan gikan sa I/O PLL.

IOPLL Intel FPGA IP Core User Guide Archives

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit

IP Core nga Bersyon	Giya sa Gumagamit
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide

Kasaysayan sa Pagbag-o sa Dokumento para sa IOPLL Intel FPGA IP Core User Guide

Bersyon sa Dokumento	Intel Quartus® Panguna nga Bersyon	Mga kausaban
2019.06.24	18.1	Gi-update ang paghulagway alang sa gipahinungod nga mga input sa orasan sa Kinaandan nga I/O PLL Architecture dayagram.
2019.01.03	18.1	• Gi-update ang Pag-access sa PLL LVDS_CLK/LOADEN output port parameter sa IOPLL IP Core Parameter - Tab sa Mga Setting lamesa. • Gi-update ang paghulagway alang sa zdbfbclk port sa IOPLL IP Core Ports lamesa.
2018.09.28	18.1	• Gitul-id ang paghulagway alang sa extswitch sa IOPLL IP Core Ports lamesa. • Giilisan ang ngalan sa mosunod nga mga IP core sumala sa Intel rebranding: — Giusab ang Altera IOPLL IP core ngadto sa IOPLL Intel FPGA IP core. — Giusab ang Altera PLL Reconfig IP core ngadto sa PLL Reconfig Intel FPGA IP core. — Giusab ang Arria 10 FPLL IP core ngadto sa fPLL Intel Arria 10/Cyclone 10 FPGA IP core.

Petsa	Bersyon	Mga kausaban
Hunyo 2017	2017.06.16	• Gidugang nga suporta alang sa Intel Cyclone 10 GX device. • Gi-rebrand isip Intel.
Disyembre 2016	2016.12.05	Gi-update ang paghulagway sa unang pantalan sa IP core.
Hunyo 2016	2016.06.23	• Gi-update nga IP Core Parameters – Settings Tab table. - Gi-update ang paghulagway alang sa Manual Switchover ug Automatic Switchover nga adunay mga parameter sa Manual Override. Ang clock switchover control signal aktibo nga ubos. - Gi-update ang paghulagway alang sa Switchover Delay parameter. • Gihubit nga M ug C counter para sa DPS Counter Selection parameter sa IP Core Parameters – Dynamic Reconfiguration Tab table. • Giusab ang clock switchover port name gikan sa clkswitch ngadto sa extswitch sa Typical I/O PLL Architecture diagram.
Mayo 2016	2016.05.02	Gi-update nga IP Core Parameters – Dynamic Reconfiguration Tab table.
Mayo 2015	2015.05.04	Gi-update ang paghulagway alang sa Enable access sa PLL LVDS_CLK/LOADEN output port parameter sa IP Core Parameters – Settings Tab table. Nagdugang ug link sa Signal Interface Tali sa Altera IOPLL ug Altera LVDS SERDES IP Cores table sa I/O ug High Speed ​​I/O sa Arria 10 Devices chapter.
Agosto 2014	2014.08.18	Inisyal nga pagpagawas.

Mga Dokumento / Mga Kapanguhaan

intel UG-01155 IOPLL FPGA IP Core [pdf] Giya sa Gumagamit UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

Mga pakisayran

• Manwal sa Gumagamit