Intel UG-01155 IOPLL FPGA rdzeń IP

Zaktualizowano dla pakietu Intel® Quartus® Prime Design Suite: 18.1

Podręcznik użytkownika IOPLL Intel® FPGA IP Core

Rdzeń IOPLL Intel® FPGA IP umożliwia konfigurację ustawień Intel Arria® 10 i Intel Cyclone® 10 GX I/O PLL.

Rdzeń IP IOPLL obsługuje następujące funkcje:

• Obsługuje sześć różnych trybów sprzężenia zwrotnego zegara: bezpośredni, sprzężenie zewnętrzne, normalny, synchroniczny ze źródłem, bufor z zerowym opóźnieniem i tryb LVDS.
• Generuje do dziewięciu sygnałów wyjściowych zegara dla urządzeń Intel Arria 10 i Intel CycloneM 10 GX.
• Przełącza między dwoma zegarami wejściowymi odniesienia.
• Obsługuje sąsiednie wejście PLL (adjplin) w celu połączenia z nadrzędną pętlą PLL w trybie kaskadowym PLL.
• Generuje inicjalizację pamięci File (.mif) i umożliwia dynamiczną rekonfigurację PLL.
• Obsługuje dynamiczne przesunięcie fazowe PLL.

Informacje powiązane

• Wprowadzenie do rdzeni IP Intel FPGA
  Zawiera więcej informacji o rdzeniach Intel FPGA IP i edytorze parametrów.
• Tryby pracy na stronie 9
• Zegary wyjściowe na stronie 10
• Patrz Przełączanie zegara na stronie 10
• Kaskadowanie PLL-PLL na stronie 11
• IOPLL Intel FPGA IP Core User Guide Archives na stronie 12

Zawiera listę podręczników użytkownika dla poprzednich wersji rdzenia IOPLL Intel FPGA IP.

Wsparcie rodziny urządzeń

Rdzeń IP IOPLL obsługuje tylko rodziny urządzeń Intel Arria 10 i Intel Cyclone 10 GX.

Parametry rdzenia IP IOPLL

Edytor podstawowych parametrów IOPLL IP pojawia się w kategorii PLL Katalogu IP.

Parametr	Wartość prawna	Opis
Rodzina urządzeń	Intel Arria 10, Intel Cyklon 10 GX	Określa rodzinę urządzeń.
Część	—	Określa docelowe urządzenie.
Klasa prędkości	—	Określa stopień szybkości dla urządzenia docelowego.
Tryb PLL	Liczba całkowita-N PLL	Określa tryb używany dla rdzenia IOPLL IP. Jedynym legalnym wyborem jest Liczba całkowita-N PLL. Jeśli potrzebujesz ułamkowej PLL, musisz użyć rdzenia fPLL Intel Arria 10/Cyclone 10 FPGA IP.
Referencyjna częstotliwość zegara	—	Określa częstotliwość wejściową zegara wejściowego, refclk, w MHz. Wartość domyślna to 100.0MHz. Minimalna i maksymalna wartość zależy od wybranego urządzenia.
Włącz zablokowany port wyjściowy	Włącz lub Wyłącz	Włącz, aby włączyć zablokowany port.
Włącz parametry zegara wyjścia fizycznego	Włącz lub Wyłącz	Włącz, aby wprowadzić fizyczne parametry licznika PLL zamiast określać żądaną częstotliwość zegara wyjściowego.
Tryb działania	bezpośredni, zewnętrzna informacja zwrotna, normalna, źródło synchroniczne, bufor zerowego opóźnienia, Lub lvds	Określa działanie PLL. Domyślna operacja to bezpośredni tryb. • Jeśli wybierzesz bezpośredni W trybie PLL minimalizuje długość ścieżki sprzężenia zwrotnego, aby wytworzyć jak najmniejszy jitter na wyjściu PLL. Wyjścia zegara wewnętrznego i zewnętrznego PLL są przesunięte fazowo w stosunku do wejścia zegara PLL. W tym trybie PLL nie kompensuje żadnych sieci zegarowych. • Jeśli wybierzesz normalna trybie PLL kompensuje opóźnienie wewnętrznej sieci zegarowej używanej przez wyjście zegarowe. Jeśli PLL jest również używany do sterowania stykiem wyjściowym zegara zewnętrznego, następuje odpowiednie przesunięcie fazowe sygnału na styku wyjściowym. • Jeśli wybierzesz źródło synchroniczne trybie, opóźnienie zegara między pinem a rejestrem wejściowym I/O jest zgodne z opóźnieniem danych między pinem a rejestrem wejściowym I/O. • Jeśli wybierzesz zewnętrzna informacja zwrotna trybie, musisz podłączyć port wejściowy fbclk do styku wejściowego. Połączenie na poziomie płyty musi łączyć zarówno pin wejściowy, jak i port wyjściowy zewnętrznego zegara, fboutclk. Port fbclk jest wyrównany z zegarem wejściowym. • Jeśli wybierzesz bufor zerowego opóźnienia trybie, PLL musi zasilać pin wyjścia zewnętrznego zegara i kompensować opóźnienie wprowadzone przez ten pin. Sygnał obserwowany na pinie jest zsynchronizowany z zegarem wejściowym. Wyjście zegara PLL łączy się z portem altbidir i steruje zdbfbclk jako portem wyjściowym. Jeśli PLL steruje również wewnętrzną siecią zegarową, następuje odpowiednie przesunięcie fazowe tej sieci. • Jeśli wybierzesz lvds w trybie, zachowana jest ta sama zależność danych i taktowania zegara pinów w wewnętrznym rejestrze przechwytywania SERDES. Tryb kompensuje opóźnienia w sieci zegarowej LVDS oraz między pinem danych i pinem wejściowym zegara do ścieżek rejestru przechwytywania SERDES.
Liczba zegarów	1–9	Określa liczbę zegarów wyjściowych wymaganych dla każdego urządzenia w projekcie PLL. Żądane ustawienia częstotliwości wyjściowej, przesunięcia fazowego i cyklu pracy są wyświetlane na podstawie liczby wybranych zegarów.
Określ częstotliwość VCO	Włącz lub Wyłącz	Pozwala ograniczyć częstotliwość VCO do określonej wartości. Jest to przydatne podczas tworzenia PLL dla trybu zewnętrznego LVDS lub gdy wymagany jest określony rozmiar kroku dynamicznego przesunięcia fazowego.
dalszy…

Parametr	Wartość prawna	Opis
Częstotliwość VCO (1)	—	• Gdy Włącz parametry zegara wyjścia fizycznego jest włączony—wyświetla częstotliwość VCO w oparciu o wartości dla Referencyjna częstotliwość zegara, Pomnóż współczynnik (licznik M), I Współczynnik dzielenia (licznik N). • Gdy Włącz parametry zegara wyjścia fizycznego jest wyłączone — umożliwia określenie żądanej wartości częstotliwości VCO. Wartość domyślna to 600.0MHz.
Podaj globalną nazwę zegara	Włącz lub Wyłącz	Umożliwia zmianę nazwy zegara wyjściowego.
Nazwa zegara	—	Nazwa zegara użytkownika dla Synopsis Design Constraints (SDC).
Pożądana częstotliwość	—	Określa częstotliwość zegara wyjściowego odpowiedniego portu zegara wyjściowego, outclk[], w MHz. Wartość domyślna to 100.0MHz. Minimalne i maksymalne wartości zależą od używanego urządzenia. PLL odczytuje tylko cyfry w pierwszych sześciu miejscach po przecinku.
Rzeczywista częstotliwość	—	Pozwala wybrać rzeczywistą częstotliwość zegara wyjściowego z listy osiągalnych częstotliwości. Wartość domyślna to najbliższa osiągalna częstotliwość żądanej częstotliwości.
Jednostki przesunięcia fazowego	ps or stopnie	Określa jednostkę przesunięcia fazowego dla odpowiedniego portu zegara wyjściowego, outclk[], w pikosekundach (ps) lub stopniach.
Pożądane przesunięcie fazowe	—	Określa żądaną wartość przesunięcia fazowego. Wartość domyślna to 0 ps.
Rzeczywiste przesunięcie fazowe	—	Umożliwia wybranie rzeczywistego przesunięcia fazowego z listy osiągalnych wartości przesunięcia fazowego. Wartość domyślna to najbliższe osiągalne przesunięcie fazowe do żądanego przesunięcia fazowego.
Żądany cykl pracy	0.0–100.0	Określa żądaną wartość dla cyklu pracy. Wartość domyślna to 50.0%.
Rzeczywisty cykl pracy	—	Umożliwia wybór rzeczywistego cyklu pracy z listy osiągalnych wartości cyklu pracy. Wartość domyślna to cykl pracy najbliższy osiągalnemu żądanemu cyklowi pracy.
Pomnóż współczynnik (licznik M) (2)	4–511	Określa mnożnik licznika M. Dozwolony zakres licznika M to 4–511. Jednak ograniczenia dotyczące minimalnej legalnej częstotliwości PFD i maksymalnej legalnej częstotliwości VCO ograniczają efektywny zakres licznika M do 4–160.
Współczynnik dzielenia (licznik N) (2)	1–511	Określa współczynnik dzielenia N-licznika. Dozwolony zakres licznika N to 1–511. Jednak ograniczenia dotyczące minimalnej dozwolonej częstotliwości PFD ograniczają efektywny zakres licznika N do 1–80.
Współczynnik dzielenia (licznik C) (2)	1–511	Określa współczynnik dzielenia zegara wyjściowego (licznik C).

1. Ten parametr jest dostępny tylko wtedy, gdy opcja Włącz parametry zegara wyjścia fizycznego jest wyłączona.
2. Ten parametr jest dostępny tylko wtedy, gdy włączona jest opcja Włącz parametry zegara wyjścia fizycznego.

IOPLL IP Core Parameters – zakładka Ustawienia

Tabela 2. Parametry rdzenia IOPLL IP – zakładka Ustawienia

Parametr	Wartość prawna	Opis
Ustawienie przepustowości PLL	Niski, Średni, Lub Wysoki	Określa wstępne ustawienie przepustowości PLL. Domyślny wybór to Niski.
Automatyczne resetowanie PLL	Włącz lub Wyłącz	Automatycznie resetuje PLL w przypadku utraty blokady.
Utwórz drugie wejście clk „refclk1”	Włącz lub Wyłącz	Włącz, aby zapewnić zapasowy zegar podłączony do PLL, który może przełączać się z oryginalnym zegarem odniesienia.
Druga referencyjna częstotliwość zegara	—	Wybiera częstotliwość drugiego wejściowego sygnału zegarowego. Wartość domyślna to 100.0MHz. Minimalna i maksymalna wartość zależy od używanego urządzenia.
Utwórz sygnał „active_clk”, aby wskazać używany zegar wejściowy	Włącz lub Wyłącz	Włącz, aby utworzyć wyjście activeclk. Wyjście activeclk wskazuje zegar wejściowy używany przez PLL. Niski sygnał wyjściowy wskazuje refclk, a wysoki sygnał wyjściowy wskazuje refclk1.
Utwórz sygnał „clkbad” dla każdego z zegarów wejściowych	Włącz lub Wyłącz	Włącz, aby utworzyć dwa wyjścia clkbad, po jednym dla każdego zegara wejściowego. Niski sygnał wyjściowy wskazuje, że zegar działa, a wysoki sygnał wyjściowy wskazuje, że zegar nie działa.
Tryb przełączania	Automatyczne przełączanie, Ręczne przełączanie, Lub Automatyczne przełączanie z ręcznym nadpisywaniem	Określa tryb przełączania dla aplikacji projektowej. IP obsługuje trzy tryby przełączania: • Jeśli wybierzesz Automatyczne przełączanie trybie, obwód PLL monitoruje wybrany zegar wzorcowy. Jeśli jeden zegar się zatrzyma, obwód automatycznie przełącza się na zegar zapasowy po kilku cyklach zegara i aktualizuje sygnały stanu, clkbad i activeclk. • Jeśli wybierzesz Ręczne przełączanie w trybie, gdy sygnał sterujący, extswitch, zmienia się z logicznego wysokiego na logiczny niski i pozostaje niski przez co najmniej trzy cykle zegara, zegar wejściowy przełącza się na drugi zegar. Extswitch może być generowany z rdzenia logicznego FPGA lub pinów wejściowych. • Jeśli wybierzesz Automatyczne przełączanie z ręcznym nadpisywaniem trybie, gdy sygnał extswitch jest niski, zastępuje on funkcję automatycznego przełączania. Dopóki przełącznik extswitch pozostaje w stanie niskim, dalsze przełączanie jest blokowane. Aby wybrać ten tryb, oba źródła zegara muszą działać, a częstotliwość obu zegarów nie może różnić się o więcej niż 20%. Jeśli oba zegary nie pracują na tej samej częstotliwości, ale różnica ich okresów mieści się w granicach 20%, blok wykrywania utraty zegara może wykryć utracony zegar. PLL najprawdopodobniej wypadnie z blokady po przełączeniu wejścia zegara PLL i potrzebuje czasu, aby ponownie się zablokować.
Opóźnienie przełączania	0–7	Dodaje określoną ilość opóźnienia cyklu do procesu przełączania. Wartość domyślna to 0.
Dostęp do portu wyjściowego PLL LVDS_CLK/LOADEN	Wyłączony, Włącz LVDS_CLK/ ZAŁADUJ 0, Lub Włącz LVDS_CLK/ ZAŁADUJ 0 & 1	Wybierać Włącz LVDS_CLK/LOADEN 0 or Włącz LVDS_CLK/LOADEN 0 i 1 aby włączyć port wyjściowy PLL lvds_clk lub loaden. Włącza ten parametr w przypadku, gdy PLL zasila blok LVDS SERDES zewnętrzną pętlą PLL. Gdy używane są porty I/O PLL outclk z portami LVDS, outclk[0..3] są używane dla portów lvds_clk[0,1] i loaden[0,1], outclk4 może być używane dla portów coreclk.
Włącz dostęp do portu wyjściowego PLL DPA	Włącz lub Wyłącz	Włącz, aby włączyć port wyjściowy PLL DPA.
dalszy…

Parametr	Wartość prawna	Opis
Włącz dostęp do zewnętrznego portu wyjściowego zegara PLL	Włącz lub Wyłącz	Włącz, aby włączyć port wyjścia zewnętrznego zegara PLL.
Określa, który outclk ma być używany jako źródło extclk_out[0].	C0 – C8	Określa port outclk, który ma być używany jako źródło extclk_out[0].
Określa, który outclk ma być używany jako źródło extclk_out[1].	C0 – C8	Określa port outclk, który ma być używany jako źródło extclk_out[1].

Zakładka kaskadowa

Tabela 3. Parametry rdzenia IOPLL IP — karta kaskadowa3

Parametr	Wartość prawna	Opis
Utwórz sygnał „wyjście kaskadowe”, aby połączyć się z PLL downstream	Włącz lub Wyłącz	Włącz, aby utworzyć port cascade_out, który wskazuje, że ta PLL jest źródłem i łączy się z docelową (downstream) PLL.
Określa, które wyjście ma być używane jako źródło kaskadowe	0–8	Określa źródło kaskadowe.
Utwórz sygnał adjplin lub cclk, aby połączyć się z nadrzędną pętlą PLL	Włącz lub Wyłącz	Włącz, aby utworzyć port wejściowy, który wskazuje, że ta pętla PLL jest miejscem docelowym i łączy się ze źródłową (wysyłającą) pętlą PLL.

Karta Dynamiczna rekonfiguracja

Tabela 4. Parametry rdzenia IOPLL IP – zakładka Dynamiczna rekonfiguracja

Parametr	Wartość prawna	Opis
Włącz dynamiczną rekonfigurację PLL	Włącz lub Wyłącz	Włącz dynamiczną rekonfigurację tego PLL (w połączeniu z PLL Reconfig Intel FPGA IP core).
Włącz dostęp do portów dynamicznego przesunięcia fazowego	Włącz lub Wyłącz	Włącz interfejs dynamicznego przesunięcia fazowego z PLL.
Opcja generacji MIF (3)	Spowodować Nowy MIF File, Dodaj konfigurację do istniejącej MIF File, I Utwórz MIF File podczas generowania IP	Utwórz nowy plik .mif file zawierający aktualną konfigurację I/O PLL lub dodać tę konfigurację do istniejącego pliku .mif file. Możesz użyć tego .mif file podczas dynamicznej rekonfiguracji, aby ponownie skonfigurować I/O PLL do jego bieżących ustawień.
Ścieżka do nowego MIF file (4)	—	Podaj lokalizację i file nazwa nowego .mif file zostać stworzonym.
Ścieżka do istniejącej MIF file (5)	—	Podaj lokalizację i file nazwa istniejącego pliku .mif file zamierzasz dodać.
dalszy…

1. Ten parametr jest dostępny tylko wtedy, gdy włączona jest opcja Włącz dynamiczną rekonfigurację PLL.
2. Ten parametr jest dostępny tylko w przypadku opcji Generuj nową MIF File jest wybrany jako generacja MIF
   Opcja.

   Parametr	Wartość prawna	Opis
   Włącz dynamiczne przesunięcie fazowe dla przesyłania strumieniowego MIF (3)	Włącz lub Wyłącz	Włącz, aby zapisać właściwości dynamicznego przesunięcia fazowego dla rekonfiguracji PLL.
   Wybór licznika DPS (6)	C0–C8, Wszystkie c, or M	Wybiera licznik do dynamicznego przesunięcia fazowego. M to licznik sprzężenia zwrotnego, a C to liczniki po skali.
   Liczba dynamicznych przesunięć fazowych (6)	1–7	Wybiera liczbę przyrostów przesunięcia fazowego. Wielkość pojedynczego przyrostu przesunięcia fazowego jest równa 1/8 okresu VCO. Wartość domyślna to 1.
   Dynamiczny kierunek przesunięcia fazowego (6)	Pozytywny or Negatywny	Określa kierunek dynamicznego przesunięcia fazowego do zapisania w PLL MIF.

3. Ten parametr jest dostępny tylko wtedy, gdy Dodaj konfigurację do istniejącej MIF File jest wybrany jako opcja generowania MIF

IOPLL IP Core Parameters – zakładka Parametry zaawansowane

Tabela 5. Parametry rdzenia IOPLL IP – zakładka Parametry zaawansowane

Parametr	Wartość prawna	Opis
Zaawansowane parametry	—	Wyświetla tabelę fizycznych ustawień PLL, które zostaną zaimplementowane na podstawie wprowadzonych danych.

Opis funkcjonalny

• I/O PLL to system kontroli częstotliwości, który generuje zegar wyjściowy poprzez synchronizację z zegarem wejściowym. PLL porównuje różnicę faz między sygnałem wejściowym a sygnałem wyjściowym objtagsterowany elektronicznie oscylator (VCO), a następnie wykonuje synchronizację fazową w celu utrzymania stałego kąta fazowego (blokady) na częstotliwości sygnału wejściowego lub odniesienia. Synchronizacja lub pętla ujemnego sprzężenia zwrotnego systemu wymusza synchronizację fazową PLL.
• Możesz skonfigurować PLL jako mnożniki częstotliwości, dzielniki, demodulatory, generatory śledzące lub obwody odzyskiwania zegara. Możesz użyć PLL do generowania stabilnych częstotliwości, odzyskiwania sygnałów z zaszumionego kanału komunikacyjnego lub dystrybucji sygnałów zegarowych w całym projekcie.

Bloki konstrukcyjne PLL

Główne bloki I/O PLL to detektor częstotliwości fazowej (PFD), pompa ładująca, filtr pętli, VCO i liczniki, takie jak licznik sprzężenia zwrotnego (M), licznik przed skalowaniem (N) i licznik po liczniki wagi (C). Architektura PLL zależy od urządzenia używanego w projekcie.

Ten parametr jest dostępny tylko wtedy, gdy włączona jest opcja Włącz dynamiczne przesunięcie fazowe dla przesyłania strumieniowego MIF.

Typowa architektura we/wy PLL

• Następujące terminy są powszechnie używane do opisania zachowania PLL:
  Czas blokady PLL — znany również jako czas akwizycji PLL. Czas blokady PLL to czas, w którym PLL osiąga docelową częstotliwość i zależność fazową po włączeniu zasilania, po zaprogramowanej zmianie częstotliwości wyjściowej lub po zresetowaniu PLL. Uwaga: oprogramowanie symulacyjne nie modeluje realistycznego czasu blokady PLL. Symulacja pokazuje nierealistycznie szybki czas blokady. Rzeczywista specyfikacja czasu blokady znajduje się w arkuszu danych urządzenia.
• Rozdzielczość PLL — minimalna wartość przyrostu częstotliwości PLL VCO. Liczba bitów w licznikach M i N określa wartość rozdzielczości PLL.
• PLL sample rate — FREF sampczęstotliwość lingu wymagana do przeprowadzenia korekcji fazy i częstotliwości w PLL. PLL sampwspółczynnik le wynosi fREF /N.

Blokada PLL

Blokada PLL jest zależna od dwóch sygnałów wejściowych w detektorze częstotliwości fazowej. Sygnał blokady jest asynchronicznym wyjściem PLL. Liczba cykli wymaganych do bramkowania sygnału blokady zależy od zegara wejściowego PLL, który taktuje obwód bramkowanej blokady. Podziel maksymalny czas blokady PLL przez okres zegara wejściowego PLL, aby obliczyć liczbę cykli zegara wymaganych do bramkowania sygnału blokady.

Tryby pracy

Rdzeń IP IOPLL obsługuje sześć różnych trybów sprzężenia zwrotnego zegara. Każdy tryb umożliwia mnożenie i dzielenie zegara, przesunięcie fazowe i programowanie cyklu pracy.

Zegary wyjściowe

• Rdzeń IOPLL IP może generować do dziewięciu sygnałów wyjściowych zegara. Wygenerowane sygnały wyjściowe zegara taktują rdzeń lub zewnętrzne bloki poza rdzeniem.
• Możesz użyć sygnału resetowania, aby zresetować wartość zegara wyjściowego do 0 i wyłączyć zegary wyjściowe PLL.
• Każdy zegar wyjściowy ma zestaw żądanych ustawień, w których można określić żądane wartości częstotliwości wyjściowej, przesunięcia fazowego i cyklu pracy. Żądane ustawienia to ustawienia, które chcesz zaimplementować w swoim projekcie.
• Rzeczywiste wartości częstotliwości, przesunięcia fazowego i cyklu pracy są najbliższymi ustawieniami (najlepszym przybliżeniem żądanych ustawień), które można zaimplementować w obwodzie PLL.

Przełączanie zegara referencyjnego

Funkcja przełączania zegara odniesienia umożliwia PLL przełączanie między dwoma zegarami wejściowymi odniesienia. Użyj tej funkcji w celu zapewnienia nadmiarowości zegara lub w przypadku zastosowania domeny z podwójnym zegarem, na przykład w systemie. System może włączyć zegar nadmiarowy, jeśli przestanie działać zegar główny.
Korzystając z funkcji przełączania zegara referencyjnego, możesz określić częstotliwość dla drugiego zegara wejściowego oraz wybrać tryb i opóźnienie przełączania.

Blok wykrywania zaniku zegara i przełączania zegara referencyjnego ma następujące funkcje:

• Monitoruje stan zegara odniesienia. Jeśli zegar referencyjny ulegnie awarii, zegar automatycznie przełącza się na zapasowe źródło wejściowe zegara. Zegar aktualizuje stan sygnałów clkbad i activeclk, aby ostrzec o zdarzeniu.
• Przełącza zegar wzorcowy tam iz powrotem pomiędzy dwiema różnymi częstotliwościami. Użyj sygnału extswitch, aby ręcznie sterować działaniem przełącznika. Po wystąpieniu przełączenia PLL może chwilowo utracić blokadę i przejść przez proces zliczania.

Kaskadowanie PLL-PLL

Jeśli kaskadowo ułożysz pętle PLL w swoim projekcie, źródłowa (wysyłająca) PLL musi mieć ustawienie niskiej przepustowości, podczas gdy docelowa (downstream) PLL musi mieć ustawienie wysokiej przepustowości. Podczas kaskadowania, wyjście źródłowej PLL służy jako zegar odniesienia (wejście) docelowej PLL. Ustawienia przepustowości kaskadowych PLL muszą być różne. Jeśli ustawienia przepustowości kaskadowych PLL są takie same, kaskadowe PLL mogą amplify szum fazowy na pewnych częstotliwościach. Źródło zegara wejściowego adjpllin jest używane do kaskadowania między łamliwymi ułamkowymi PLL.

Porty

Tabela 6. Podstawowe porty IOPLL IP

Parametr	Typ	Stan	Opis
odbij	Wejście	Wymagany	Źródło zegara odniesienia, które steruje pętlą PLL we/wy.
pierwszy	Wejście	Wymagany	Asynchroniczny port resetowania dla zegarów wyjściowych. Przełącz ten port w stan wysoki, aby zresetować wszystkie zegary wyjściowe do wartości 0. Musisz podłączyć ten port do sygnału sterującego użytkownika.
fbclk	Wejście	Fakultatywny	Zewnętrzny port wejściowy sprzężenia zwrotnego dla I/O PLL. Rdzeń IOPLL IP tworzy ten port, gdy I/O PLL działa w trybie zewnętrznego sprzężenia zwrotnego lub w trybie bufora z zerowym opóźnieniem. Aby zakończyć pętlę sprzężenia zwrotnego, połączenie na poziomie płytki musi łączyć port fbclk i zewnętrzny port wyjściowy zegara PLL I/O.
fboutclk	Wyjście	Fakultatywny	Port, który zasila port fbclk przez obwody naśladujące. Port fboutclk jest dostępny tylko wtedy, gdy I/O PLL jest w trybie zewnętrznego sprzężenia zwrotnego.
zdbfbclk	dwukierunkowa	Fakultatywny	Port dwukierunkowy, który łączy się z obwodami naśladującymi. Ten port musi być podłączony do dwukierunkowego styku, który jest umieszczony na dedykowanym styku wyjściowym z dodatnim sprzężeniem zwrotnym we/wy PLL. Port zdbfbclk jest dostępny tylko wtedy, gdy PLL we/wy jest w trybie bufora z zerowym opóźnieniem. Aby uniknąć odbicia sygnału podczas korzystania z trybu bufora z zerowym opóźnieniem, nie należy umieszczać ścieżek płytki na dwukierunkowym styku we/wy.
zamknięty	Wyjście	Fakultatywny	Rdzeń IOPLL IP steruje tym portem w stanie wysokim, gdy PLL uzyskuje blokadę. Port pozostaje wysoki, dopóki IOPLL jest zablokowany. PLL we/wy potwierdza zablokowanie portu, gdy fazy i częstotliwości zegara odniesienia i zegara sprzężenia zwrotnego są zgodne
dalszy…

Parametr	Typ	Stan	Opis
			taki sam lub w granicach tolerancji obwodu blokady. Kiedy różnica między dwoma sygnałami zegara przekracza tolerancję obwodu blokady, PLL we/wy traci blokadę.
refkl1	Wejście	Fakultatywny	Drugie źródło zegara odniesienia, które steruje PLL I/O dla funkcji przełączania zegara.
przełącznik zewn	Wejście	Fakultatywny	Zapewnij niski poziom sygnału extswitch (1'b0) przez co najmniej 3 cykle zegara, aby ręcznie przełączyć zegar.
aktywny kl	Wyjście	Fakultatywny	Sygnał wyjściowy wskazujący, które źródło zegara odniesienia jest używane przez I/O PLL.
źle	Wyjście	Fakultatywny	Sygnał wyjściowy wskazujący stan referencyjnego źródła zegara jest dobry lub zły.
wyjście_kaskadowe	Wyjście	Fakultatywny	Sygnał wyjściowy, który jest przesyłany do PLL we/wy downstream.
przym.pllin	Wejście	Fakultatywny	Sygnał wejściowy, który jest podawany z PLL wejścia/wyjścia upstream.
outclk_[]	Wyjście	Fakultatywny	Zegar wyjściowy z I/O PLL.

Archiwa podręcznika użytkownika IOPLL Intel FPGA IP Core

Jeśli wersja rdzenia IP nie jest wymieniona, zastosowanie ma instrukcja obsługi poprzedniej wersji rdzenia IP

Wersja rdzenia IP	Instrukcja użytkownika
17.0	Podręcznik użytkownika IP Core Altera I/O z pętlą fazową (Altera IOPLL).
16.1	Podręcznik użytkownika IP Core Altera I/O z pętlą fazową (Altera IOPLL).
16.0	Podręcznik użytkownika IP Core Altera I/O z pętlą fazową (Altera IOPLL).
15.0	Podręcznik użytkownika IP Core Altera I/O z pętlą fazową (Altera IOPLL).

Historia wersji dokumentu dla IOPLL Intel FPGA IP Core User Guide

Wersja dokumentu	Intela Quartusa® Wersja podstawowa	Zmiany
2019.06.24	18.1	Zaktualizowano opis dedykowanych wejść zegara w Typowa architektura we/wy PLL diagram.
2019.01.03	18.1	• Zaktualizowano Dostęp do portu wyjściowego PLL LVDS_CLK/LOADEN parametr w IOPLL IP Core Parameters – zakładka Ustawienia tabela. • Zaktualizowano opis portu zdbfbclk w pliku Porty podstawowe IP IOPLL tabela.
2018.09.28	18.1	• Poprawiono opis przełącznika extswitch w pliku Porty podstawowe IP IOPLL tabela. • Zmieniono nazwy następujących rdzeni IP zgodnie ze zmianą marki firmy Intel: — Zmieniono rdzeń Altera IOPLL IP na rdzeń IOPLL Intel FPGA IP. — Zmieniono rdzeń Altera PLL Reconfig IP na rdzeń PLL Reconfig Intel FPGA IP. — Zmieniono rdzeń IP Arria 10 FPLL na rdzeń IP fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Wersja	Zmiany
Czerwiec 2017	2017.06.16	• Dodano obsługę urządzeń Intel Cyclone 10 GX. • Zmieniono markę na Intel.
Grudzień 2016	2016.12.05	Zaktualizowano opis pierwszego portu rdzenia IP.
Czerwiec 2016	2016.06.23	• Zaktualizowane parametry rdzenia IP – tabela w zakładce Ustawienia. — Zaktualizowano opis przełączania ręcznego i przełączania automatycznego o parametry ręcznej zmiany. Sygnał sterujący przełączaniem zegara jest aktywny w stanie niskim. — Zaktualizowano opis parametru opóźnienia przełączania. • Zdefiniowane liczniki M i C dla parametru Wybór licznika DPS w tabeli Parametry rdzenia IP – zakładka Dynamiczna rekonfiguracja. • Zmieniono nazwę portu przełączania zegara z clkswitch na extswitch na diagramie Typical I/O PLL Architecture.
Maj 2016	2016.05.02	Zaktualizowane parametry rdzenia IP — tabela zakładki Dynamiczna rekonfiguracja.
Maj 2015	2015.05.04	Zaktualizowano opis parametru Włącz dostęp do portu wyjściowego PLL LVDS_CLK/LOADEN w tabeli Parametry rdzenia IP — karta Ustawienia. Dodano link do tabeli Signal Interface Between Altera IOPLL and Altera LVDS SERDES IP Cores w rozdziale I/O i High Speed ​​I/O w Arria 10 Devices.
Sierpień 2014	2014.08.18	Pierwsze wydanie.

Dokumenty / Zasoby

Intel UG-01155 IOPLL FPGA rdzeń IP [plik PDF] Instrukcja użytkownika UG-01155 IOPLL FPGA rdzeń IP, UG-01155, IOPLL FPGA rdzeń IP, FPGA rdzeń IP

Odniesienia

• Instrukcja obsługi