인텔 UG-01155 IOPLL FPGA IP 코어 사용자 가이드

매개변수	법적 가치	설명
장치 패밀리	인텔 아리아 10, 인텔 사이클론 10 GX	장치 제품군을 지정합니다.
요소	—	대상 장치를 지정합니다.
속도 등급	—	대상 장치의 속도 등급을 지정합니다.
PLL 모드	정수-N PLL	IOPLL IP 코어에 사용되는 모드를 지정합니다. 유일한 합법적인 선택은 다음과 같습니다. 정수-N PLL. 분수형 PLL이 필요한 경우 fPLL Intel Arria 10/Cyclone 10 FPGA IP 코어를 사용해야 합니다.
기준 클록 주파수	—	입력 클록의 입력 주파수 refclk를 MHz 단위로 지정합니다. 기본값은 다음과 같습니다. 100.0MHz. 최소값과 최대값은 선택한 장치에 따라 다릅니다.
잠긴 출력 포트 활성화	켜기 또는 끄기	잠긴 포트를 활성화하려면 켜십시오.
물리적 출력 클럭 매개변수 활성화	켜기 또는 끄기	원하는 출력 클럭 주파수를 지정하는 대신 물리적 PLL 카운터 매개변수를 입력하려면 켜십시오.
작동 모드	직접, 외부 피드백, 정상, 소스 동기, 제로 지연 버퍼, 또는 LVDS는	PLL의 작동을 지정합니다. 기본 동작은 직접 방법. • 다음을 선택한 경우 직접 모드에서 PLL은 피드백 경로의 길이를 최소화하여 PLL 출력에서 가장 작은 지터를 생성합니다. PLL의 내부 클록 및 외부 클록 출력은 PLL 클록 입력에 대해 위상 편이됩니다. 이 모드에서 PLL은 클록 네트워크를 보상하지 않습니다. • 다음을 선택한 경우 정상 모드에서는 PLL이 클록 출력에 사용되는 내부 클록 네트워크의 지연을 보상합니다. PLL이 외부 클록 출력 핀을 구동하는 데에도 사용되는 경우 출력 핀에서 신호의 해당 위상 변이가 발생합니다. • 다음을 선택한 경우 소스 동기 모드에서는 핀에서 I/O 입력 레지스터까지의 클럭 지연이 핀에서 I/O 입력 레지스터까지의 데이터 지연과 일치합니다. • 다음을 선택한 경우 외부 피드백 모드에서는 fbclk 입력 포트를 입력 핀에 연결해야 합니다. 보드 수준 연결은 입력 핀과 외부 클록 출력 포트 fboutclk를 모두 연결해야 합니다. fbclk 포트는 입력 클럭과 일치합니다. • 다음을 선택한 경우 제로 지연 버퍼 모드에서 PLL은 외부 클록 출력 핀에 전원을 공급하고 해당 핀에 의해 발생한 지연을 보상해야 합니다. 핀에서 관찰된 신호는 입력 클록에 동기화됩니다. PLL 클록 출력은 altbidir 포트에 연결되고 zdbfbclk를 출력 포트로 구동합니다. PLL이 내부 클록 네트워크도 구동하는 경우 해당 네트워크의 해당 위상 변이가 발생합니다. • 다음을 선택한 경우 LVDS는 모드에서는 내부 SERDES 캡처 레지스터에 있는 핀의 동일한 데이터 및 클럭 타이밍 관계가 유지됩니다. 이 모드는 LVDS 클록 네트워크의 지연과 SERDES 캡처 레지스터 경로에 대한 데이터 핀과 클록 입력 핀 사이의 지연을 보상합니다.
클럭 수	1–9	PLL 설계의 각 장치에 필요한 출력 클럭 수를 지정합니다. 출력 주파수, 위상 변이 및 듀티 사이클에 대해 요청된 설정은 선택한 클럭 수에 따라 표시됩니다.
VCO 주파수 지정	켜기 또는 끄기	VCO 주파수를 지정된 값으로 제한할 수 있습니다. 이는 LVDS 외부 모드용 PLL을 생성할 때나 특정 동적 위상 변이 단계 크기가 필요한 경우에 유용합니다.
*계속되는…*

매개변수	법적 가치	설명
VCO 주파수 (1)	—	• 언제 물리적 출력 클럭 매개변수 활성화 켜져 있음 - 값을 기반으로 VCO 주파수를 표시합니다. 기준 클록 주파수, 곱셈 인자(M-카운터), 그리고 분할 계수(N-카운터). • 언제 물리적 출력 클럭 매개변수 활성화 꺼짐 - VCO 주파수에 대해 요청된 값을 지정할 수 있습니다. 기본값은 다음과 같습니다. 600.0MHz.
시계 전역 이름 지정	켜기 또는 끄기	출력 클럭 이름을 바꿀 수 있습니다.
시계 이름	—	SDC(Synopsis Design Constraints)에 대한 사용자 시계 이름입니다.
원하는 주파수	—	해당 출력 클록 포트 outclk[]의 출력 클록 주파수를 MHz 단위로 지정합니다. 기본값은 다음과 같습니다. 100.0MHz. 최소값과 최대값은 사용되는 장치에 따라 다릅니다. PLL은 소수점 이하 처음 6자리의 숫자만 읽습니다.
실제 주파수	—	달성 가능한 주파수 목록에서 실제 출력 클럭 주파수를 선택할 수 있습니다. 기본값은 원하는 주파수에 가장 가까운 달성 가능한 주파수입니다.
위상 변이 장치	ps or 학위	해당 출력 클록 포트에 대한 위상 변이 단위를 지정합니다. outclk[](피코초(ps) 또는 도 단위)
원하는 위상 변화	—	위상 변이에 대해 요청된 값을 지정합니다. 기본값은 다음과 같습니다. 0 ps.
실제 위상 변화	—	달성 가능한 위상 변이 값 목록에서 실제 위상 변이를 선택할 수 있습니다. 기본값은 원하는 위상 변이에 가장 가까운 달성 가능한 위상 변이입니다.
원하는 듀티 사이클	0.0–100.0	듀티 사이클에 대해 요청된 값을 지정합니다. 기본값은 다음과 같습니다. 50.0%.
실제 듀티 사이클	—	달성 가능한 듀티 사이클 값 목록에서 실제 듀티 사이클을 선택할 수 있습니다. 기본값은 원하는 듀티 사이클에 가장 가까운 달성 가능한 듀티 사이클입니다.
곱셈 인자(M-카운터) (2)	4–511	M-카운터의 곱셈 인자를 지정합니다. M 카운터의 유효한 범위는 4~511입니다. 그러나 최소 적법 PFD 주파수 및 최대 적법 VCO 주파수에 대한 제한으로 인해 유효 M 카운터 범위가 4~160으로 제한됩니다.
분할 계수(N-카운터) (2)	1–511	N-카운터의 분할 인수를 지정합니다. N 카운터의 유효한 범위는 1~511입니다. 그러나 최소 법적 PFD 주파수에 대한 제한으로 인해 N 카운터의 유효 범위가 1~80으로 제한됩니다.
분할 계수(C-카운터) (2)	1–511	출력 클럭(C-카운터)에 대한 분할 요소를 지정합니다.

이 매개변수는 물리적 출력 클럭 매개변수 활성화가 꺼진 경우에만 사용할 수 있습니다.

이 매개변수는 물리적 출력 클럭 매개변수 활성화가 켜진 경우에만 사용할 수 있습니다.

IOPLL IP 코어 매개변수 - 설정 탭

표 2. IOPLL IP 코어 매개변수 - 설정 탭

매개변수	법적 가치	설명
PLL 대역폭 사전 설정	낮은, 중간, 또는 높은	PLL 대역폭 사전 설정 설정을 지정합니다. 기본 선택은 낮은.
PLL 자동 재설정	켜기 또는 끄기	잠금이 손실되면 PLL을 자동으로 자체 재설정합니다.
두 번째 입력 clk 'refclk1'을 생성합니다.	켜기 또는 끄기	원래 참조 클럭으로 전환할 수 있는 PLL에 연결된 백업 클럭을 제공하려면 켜십시오.
두 번째 기준 클록 주파수	—	두 번째 입력 클럭 신호의 주파수를 선택합니다. 기본값은 다음과 같습니다. 100.0MHz. 최소값과 최대값은 사용되는 장치에 따라 다릅니다.
사용 중인 입력 클럭을 나타내는 'active_clk' 신호를 생성합니다.	켜기 또는 끄기	activeclk 출력을 생성하려면 켜십시오. activeclk 출력은 PLL에서 사용 중인 입력 클럭을 나타냅니다. 출력 신호 로우는 refclk를 나타내고 출력 신호 하이는 refclk1을 나타냅니다.
각 입력 클럭에 대해 'clkbad' 신호를 생성합니다.	켜기 또는 끄기	각 입력 클록에 대해 하나씩, 두 개의 clkbad 출력을 생성하려면 켜십시오. 출력 신호가 낮으면 클록이 작동 중임을 나타내고, 출력 신호가 높으면 클록이 작동하지 않음을 나타냅니다.
전환 모드	자동 전환, 수동 전환, 또는 수동 오버라이드를 통한 자동 전환	디자인 적용을 위한 전환 모드를 지정합니다. IP는 세 가지 전환 모드를 지원합니다. • 다음을 선택한 경우 자동 전환 모드에서는 PLL 회로가 선택된 기준 클럭을 모니터링합니다. 하나의 클록이 중지되면 회로는 몇 클록 주기 후에 자동으로 백업 클록으로 전환하고 상태 신호 clkbad 및 activeclk를 업데이트합니다. • 다음을 선택한 경우 수동 전환 모드에서 제어 신호인 extswitch가 로직 하이에서 로직 로우로 변경되고 최소 3개의 클록 사이클 동안 로우를 유지하면 입력 클록이 다른 클록으로 전환됩니다. extswitch는 FPGA 코어 로직 또는 입력 핀에서 생성될 수 있습니다. • 다음을 선택하는 경우 수동 오버라이드를 통한 자동 전환 모드에서 extswitch 신호가 낮으면 자동 스위치 기능이 무시됩니다. extswitch가 낮게 유지되는 한 추가 전환 작업은 차단됩니다. 이 모드를 선택하려면 두 개의 클럭 소스가 실행 중이어야 하며 두 클럭의 주파수는 20% 이상 다를 수 없습니다. 두 클럭이 동일한 주파수에 있지 않지만 주기 차이가 20% 이내인 경우 클럭 손실 감지 블록이 손실된 클럭을 감지할 수 있습니다. PLL 클록 입력 전환 후 PLL이 잠금 상태에서 벗어날 가능성이 높으며 다시 잠길 시간이 필요합니다.
전환 지연	0–7	전환 프로세스에 특정 양의 주기 지연을 추가합니다. 기본값은 0입니다.
PLL LVDS_CLK/LOADEN 출력 포트에 액세스	장애가 있는, LVDS_CLK/ 활성화 로드 0, 또는 LVDS_CLK/ 활성화 로드 0 & 1	선택하다 LVDS_CLK/LOADEN 0 활성화 or LVDS_CLK/LOADEN 0 및 1 활성화 PLL lvds_clk 또는 로드 출력 포트를 활성화합니다. PLL이 외부 PLL로 LVDS SERDES 블록을 공급하는 경우 이 매개변수를 활성화합니다. LVDS 포트와 함께 I/O PLL outclk 포트를 사용하는 경우 outclk[0..3]은 lvds_clk[0,1] 및 loaden[0,1] 포트에 사용되고 outclk4는 coreclk 포트에 사용될 수 있습니다.
PLL DPA 출력 포트에 대한 액세스 활성화	켜기 또는 끄기	PLL DPA 출력 포트를 활성화하려면 켜십시오.
*계속되는…*

매개변수	법적 가치	설명
PLL 외부 클록 출력 포트에 대한 액세스 활성화	켜기 또는 끄기	PLL 외부 클럭 출력 포트를 활성화하려면 켜십시오.
extclk_out[0] 소스로 사용할 outclk를 지정합니다.	C0 – C8	extclk_out[0] 소스로 사용할 outclk 포트를 지정합니다.
extclk_out[1] 소스로 사용할 outclk를 지정합니다.	C0 – C8	extclk_out[1] 소스로 사용할 outclk 포트를 지정합니다.

계단식 탭

표 3. IOPLL IP 코어 매개변수 - 캐스케이딩 탭3

매개변수	법적 가치	설명
다운스트림 PLL과 연결하기 위한 '캐스케이드 아웃' 신호 생성	켜기 또는 끄기	이 PLL이 소스이고 대상(다운스트림) PLL과 연결됨을 나타내는 cascade_out 포트를 생성하려면 켜십시오.
계단식 소스로 사용할 outclk를 지정합니다.	0–8	계단식 소스를 지정합니다.
업스트림 PLL과 연결하기 위한 adjpllin 또는 cclk 신호 생성	켜기 또는 끄기	이 PLL이 대상이고 소스(업스트림) PLL과 연결됨을 나타내는 입력 포트를 생성하려면 켜십시오.

동적 재구성 탭

표 4. IOPLL IP 코어 매개변수 – 동적 재구성 탭

매개변수	법적 가치	설명
PLL의 동적 재구성 활성화	켜기 또는 끄기	이 PLL의 동적 재구성을 활성화합니다(PLL 재구성 Intel FPGA IP 코어와 함께).
동적 위상 변이 포트에 대한 액세스 활성화	켜기 또는 끄기	PLL을 사용하여 동적 위상 변이 인터페이스를 활성화합니다.
MIF 생성 옵션 (3)	생성하다 새로운 MIF File, 기존 MIF에 구성 추가 File, 그리고 MIF 생성 File IP 생성 중	새로운 .mif를 생성하거나 file I/O PLL의 현재 구성을 포함하거나 이 구성을 기존 .mif에 추가합니다. file. 이 .mif를 사용할 수 있습니다. file 동적 재구성 중에 I/O PLL을 현재 설정으로 재구성합니다.
새로운 MIF로 가는 길 file (4)	—	위치를 입력하고 file 새 .mif의 이름 file 창조되다.
기존 MIF 경로 file (5)	—	위치를 입력하고 file 기존 .mif의 이름 file 추가하려고 합니다.
*계속되는…*

이 매개변수는 PLL의 동적 재구성 활성화가 켜져 있는 경우에만 사용할 수 있습니다.

이 매개변수는 새 MIF 생성 시에만 사용할 수 있습니다. File MIF세대로 선정
옵션.

매개변수	법적 가치	설명
MIF 스트리밍을 위한 동적 위상 변이 활성화 (3)	켜기 또는 끄기	PLL 재구성을 위한 동적 위상 변이 속성을 저장하려면 켜십시오.
DPS 카운터 선택 (6)	C0~C8, 모든 C, or M	동적 위상 변이를 수행할 카운터를 선택합니다. M은 피드백 카운터이고 C는 스케일링 후 카운터입니다.
동적 위상 변이 수 (6)	1–7	위상 편이 증분 수를 선택합니다. 단일 위상 편이 증분의 크기는 VCO 기간의 1/8과 같습니다. 기본값은 다음과 같습니다. 1.
동적 위상 변이 방향 (6)	긍정적인 or 부정적인	PLL MIF에 저장할 동적 위상 편이 방향을 결정합니다.

이 매개변수는 기존 MIF에 구성을 추가하는 경우에만 사용할 수 있습니다. File MIF 생성 옵션으로 선택됨

IOPLL IP 코어 매개변수 - 고급 매개변수 탭

표 5. IOPLL IP 코어 매개변수 – 고급 매개변수 탭

매개변수	법적 가치	설명
고급 매개변수	—	입력을 기반으로 구현될 물리적 PLL 설정 테이블을 표시합니다.

기능 설명

I/O PLL은 입력 클록에 동기화하여 출력 클록을 생성하는 주파수 제어 시스템입니다. PLL은 vol의 입력 신호와 출력 신호 간의 위상차를 비교합니다.tag전자 제어 발진기(VCO)를 사용하고 위상 동기화를 수행하여 입력 또는 기준 신호의 주파수에서 일정한 위상 각도(고정)를 유지합니다. 시스템의 동기화 또는 네거티브 피드백 루프로 인해 PLL이 위상 고정됩니다.
PLL을 주파수 체배기, 분배기, 복조기, 추적 생성기 또는 클럭 복구 회로로 구성할 수 있습니다. PLL을 사용하여 안정적인 주파수를 생성하고, 잡음이 많은 통신 채널에서 신호를 복구하거나, 설계 전체에 클록 신호를 분배할 수 있습니다.

PLL의 빌딩 블록

I/O PLL의 주요 블록은 위상 주파수 검출기(PFD), 차지 펌프, 루프 필터, VCO 및 피드백 카운터(M), 프리 스케일 카운터(N) 및 포스트-스케일 카운터와 같은 카운터입니다. 스케일 카운터(C). PLL 아키텍처는 설계에 사용하는 장치에 따라 다릅니다.

이 매개변수는 MIF 스트리밍에 대한 동적 위상 편이 활성화가 설정된 경우에만 사용할 수 있습니다.

일반적인 I/O PLL 아키텍처

다음 용어는 PLL의 동작을 설명하는 데 일반적으로 사용됩니다.
PLL 잠금 시간 - PLL 획득 시간이라고도 합니다. PLL 잠금 시간은 전원 공급 후, 프로그래밍된 출력 주파수 변경 후 또는 PLL 재설정 후 PLL이 목표 주파수 및 위상 관계에 도달하는 데 걸리는 시간입니다. 참고: 시뮬레이션 소프트웨어는 현실적인 PLL 잠금 시간을 모델링하지 않습니다. 시뮬레이션은 비현실적으로 빠른 잠금 시간을 보여줍니다. 실제 잠금 시간 사양은 장치 데이터시트를 참조하세요.
PLL 분해능 - PLL VCO의 최소 주파수 증분 값입니다. M 및 N 카운터의 비트 수에 따라 PLL 분해능 값이 결정됩니다.
PLLamp파일 속도 - FREFampPLL에서 위상 및 주파수 수정을 수행하는 데 필요한 링 주파수입니다. PLLamp파일 속도는 fREF /N입니다.

PLL 잠금

PLL 잠금은 위상 주파수 검출기의 두 입력 신호에 따라 달라집니다. 잠금 신호는 PLL의 비동기 출력입니다. 잠금 신호를 게이트하는 데 필요한 사이클 수는 게이트 잠금 회로를 클록하는 PLL 입력 클록에 따라 달라집니다. PLL의 최대 잠금 시간을 PLL 입력 클록의 주기로 나누어 잠금 신호를 게이트하는 데 필요한 클록 사이클 수를 계산합니다.

작동 모드

IOPLL IP 코어는 6개의 서로 다른 클록 피드백 모드를 지원합니다. 각 모드에서는 클록 곱셈 및 나눗셈, 위상 이동 및 듀티 사이클 프로그래밍이 가능합니다.

출력 클록

IOPLL IP 코어는 최대 9개의 클록 출력 신호를 생성할 수 있습니다. 생성된 클록 출력 신호는 코어 또는 코어 외부의 외부 블록을 클록합니다.
재설정 신호를 사용하여 출력 클럭 값을 0으로 재설정하고 PLL 출력 클럭을 비활성화할 수 있습니다.
각 출력 클럭에는 출력 주파수, 위상 편이 및 듀티 사이클에 대해 원하는 값을 지정할 수 있는 요청된 설정 세트가 있습니다. 원하는 설정은 디자인에 구현하려는 설정입니다.

주파수, 위상 편이 및 듀티 사이클의 실제 값은 PLL 회로에서 구현할 수 있는 가장 가까운 설정(원하는 설정에 가장 근접한 값)입니다.

기준 클록 전환

기준 클럭 전환 기능을 사용하면 PLL이 두 기준 입력 클럭 사이를 전환할 수 있습니다. 클록 중복성 또는 시스템과 같은 이중 클록 도메인 애플리케이션에 이 기능을 사용하십시오. 기본 시계의 실행이 중지되면 시스템은 중복 시계를 켤 수 있습니다.
기준 클럭 전환 기능을 사용하면 두 번째 입력 클럭의 주파수를 지정하고 전환 모드와 지연을 선택할 수 있습니다.

클럭 손실 감지 및 기준 클럭 전환 블록에는 다음과 같은 기능이 있습니다.

기준 클럭 상태를 모니터링합니다. 참조 클럭에 오류가 발생하면 클럭은 자동으로 백업 클럭 입력 소스로 전환됩니다. 시계는 clkbad 및 activeclk 신호의 상태를 업데이트하여 이벤트를 경고합니다.
서로 다른 두 주파수 사이에서 참조 클럭을 앞뒤로 전환합니다. 스위치 동작을 수동으로 제어하려면 extswitch 신호를 사용하십시오. 전환이 발생한 후 PLL은 일시적으로 잠금을 잃고 계산 프로세스를 거칠 수 있습니다.

PLL-PLL 캐스케이딩

설계에서 PLL을 캐스케이드하는 경우 소스(업스트림) PLL에는 낮은 대역폭 설정이 있어야 하고 대상(다운스트림) PLL에는 높은 대역폭 설정이 있어야 합니다. 캐스케이딩 중에 소스 PLL의 출력은 대상 PLL의 기준 클록(입력) 역할을 합니다. 계단식 PLL의 대역폭 설정은 달라야 합니다. 계단식 PLL의 대역폭 설정이 동일한 경우 계단식 PLL은 amp특정 주파수에서 위상 잡음을 확인합니다. adjpllin 입력 클록 소스는 파손 가능한 분수형 PLL 간의 상호 계단식 연결에 사용됩니다.

포트

표 6. IOPLL IP 코어 포트

매개변수	유형	상태	설명
다시보기	입력	필수의	I/O PLL을 구동하는 참조 클럭 소스입니다.
첫 번째	입력	필수의	출력 클록용 비동기 재설정 포트입니다. 모든 출력 클럭을 0 값으로 재설정하려면 이 포트를 높게 구동하십시오. 이 포트를 사용자 제어 신호에 연결해야 합니다.
fbclk	입력	선택 과목	I/O PLL용 외부 피드백 입력 포트입니다. IOPLL IP 코어는 I/O PLL이 외부 피드백 모드 또는 제로 지연 버퍼 모드에서 작동할 때 이 포트를 생성합니다. 피드백 루프를 완성하려면 보드 수준 연결이 fbclk 포트와 I/O PLL의 외부 클록 출력 포트를 연결해야 합니다.
fboutclk	산출	선택 과목	모방 회로를 통해 fbclk 포트에 공급하는 포트입니다. fboutclk 포트는 I/O PLL이 외부 피드백 모드인 경우에만 사용할 수 있습니다.
zdbfbclk	양방향	선택 과목	미믹 회로에 연결되는 양방향 포트입니다. 이 포트는 I/O PLL의 포지티브 피드백 전용 출력 핀에 있는 양방향 핀에 연결되어야 합니다. zdbfbclk 포트는 I/O PLL이 지연 없는 버퍼 모드인 경우에만 사용할 수 있습니다. 제로 지연 버퍼 모드를 사용할 때 신호 반사를 방지하려면 양방향 I/O 핀에 보드 트레이스를 배치하지 마십시오.
잠김	산출	선택 과목	IOPLL IP 코어는 PLL이 잠금을 획득할 때 이 포트를 하이로 구동합니다. IOPLL이 잠겨 있는 동안 포트는 높은 상태로 유지됩니다. I/O PLL은 기준 클럭과 피드백 클럭의 위상과 주파수가 동일할 때 잠긴 포트를 어설션합니다.
*계속되는…*

매개변수	유형	상태	설명
			동일하거나 잠금 회로 허용 오차 내에 있습니다. 두 클록 신호 간의 차이가 잠금 회로 허용 오차를 초과하면 I/O PLL의 잠금이 해제됩니다.
참조1	입력	선택 과목	클록 전환 기능을 위해 I/O PLL을 구동하는 두 번째 참조 클록 소스입니다.
외부 스위치	입력	선택 과목	클록을 수동으로 전환하려면 최소 1 클록 사이클 동안 extswitch 신호를 로우(0'b3)로 설정하십시오.
액티브클크	산출	선택 과목	I/O PLL에서 사용되는 기준 클럭 소스를 나타내는 출력 신호입니다.
clkbad	산출	선택 과목	기준 클럭 소스의 상태가 양호하거나 불량함을 나타내는 출력 신호입니다.
캐스케이드아웃	산출	선택 과목	다운스트림 I/O PLL에 공급되는 출력 신호입니다.
조정	입력	선택 과목	업스트림 I/O PLL에서 공급되는 입력 신호입니다.
outclk_[]	산출	선택 과목	I/O PLL의 출력 클럭입니다.

IOPLL Intel FPGA IP 코어 사용자 가이드 아카이브

IP 코어 버전이 목록에 없으면 이전 IP 코어 버전의 사용 설명서가 적용됩니다.

IP 코어 버전	사용자 가이드
17.0	Altera I/O 위상 고정 루프(Altera IOPLL) IP 코어 사용 설명서
16.1	Altera I/O 위상 고정 루프(Altera IOPLL) IP 코어 사용 설명서
16.0	Altera I/O 위상 고정 루프(Altera IOPLL) IP 코어 사용 설명서
15.0	Altera I/O 위상 고정 루프(Altera IOPLL) IP 코어 사용 설명서

IOPLL Intel FPGA IP Core 사용자 가이드의 문서 개정 내역

문서 버전	인텔 쿼터스® 프라임 버전	변화
2019.06.24	18.1	전용 클록 입력에 대한 설명을 업데이트했습니다. 일반적인 I/O PLL 아키텍처 도표.
2019.01.03	18.1	• 업데이트 PLL LVDS_CLK/LOADEN 출력 포트에 대한 액세스 매개변수에서 IOPLL IP 코어 매개변수 - 설정 탭 테이블. • zdbfbclk 포트에 대한 설명을 업데이트했습니다. IOPLL IP 코어 포트 테이블.
2018.09.28	18.1	• extswitch에 대한 설명을 수정했습니다. IOPLL IP 코어 포트 테이블. • Intel 브랜드 변경에 따라 다음 IP 코어의 이름이 변경되었습니다. — Altera IOPLL IP 코어를 IOPLL Intel FPGA IP 코어로 변경했습니다. — Altera PLL Reconfig IP 코어를 PLL Reconfig Intel FPGA IP 코어로 변경했습니다. — Arria 10 FPLL IP 코어를 fPLL Intel Arria 10/Cyclone 10 FPGA IP 코어로 변경했습니다.

날짜	버전	변화
2017년 XNUMX월	2017.06.16	• Intel Cyclone 10 GX 장치에 대한 지원이 추가되었습니다. • Intel로 브랜드 변경.
2016년 XNUMX월	2016.12.05	IP 코어의 첫 번째 포트에 대한 설명을 업데이트했습니다.
2016년 XNUMX월	2016.06.23	• 업데이트된 IP 코어 매개변수 - 설정 탭 표. — 수동 전환 및 수동 재정의 매개변수를 사용한 자동 전환에 대한 설명이 업데이트되었습니다. 클록 전환 제어 신호는 활성 로우입니다. — 전환 지연 매개변수에 대한 설명을 업데이트했습니다. • IP 코어 매개변수 – 동적 재구성 탭 테이블의 DPS 카운터 선택 매개변수에 대해 정의된 M 및 C 카운터. • 일반적인 I/O PLL 아키텍처 다이어그램에서 클록 전환 포트 이름을 clkswitch에서 extswitch로 변경했습니다.
2016년 XNUMX월	2016.05.02	업데이트된 IP 코어 매개변수 - 동적 재구성 탭 표.
2015년 XNUMX월	2015.05.04	IP 코어 매개변수 – 설정 탭 테이블에서 PLL LVDS_CLK/LOADEN 출력 포트 매개변수에 대한 액세스 활성화에 대한 설명을 업데이트했습니다. Arria 10 장치의 I/O 및 고속 I/O 장에 Altera IOPLL과 Altera LVDS SERDES IP 코어 사이의 신호 인터페이스 표에 대한 링크를 추가했습니다.
2014년 XNUMX월	2014.08.18	최초 출시.

문서 / 리소스

인텔 UG-01155 IOPLL FPGA IP 코어 [PDF 파일] 사용자 가이드
UG-01155 IOPLL FPGA IP 코어, UG-01155, IOPLL FPGA IP 코어, FPGA IP 코어

참고문헌

사용자 설명서

인텔 UG-01155 IOPLL FPGA IP 코어

IOPLL 인텔® FPGA IP 코어 사용자 가이드