راهنمای کاربر Intel UG-01155 IOPLL FPGA Core IP

از ورودی PLL (adjplin) مجاور برای اتصال با PLL بالادستی در حالت آبشاری PLL پشتیبانی می کند.
مقدار اولیه حافظه را ایجاد می کند File (.mif) و امکان پیکربندی مجدد PLL dynamicV را فراهم می کند.

از تغییر فاز پویا PLL پشتیبانی می کند.

اطلاعات مرتبط

مقدمه ای بر Intel FPGA IP Cores
اطلاعات بیشتری در مورد هسته های IP FPGA اینتل و ویرایشگر پارامتر ارائه می دهد.
حالت های عملیات در صفحه 9

ساعتهای خروجی در صفحه 10
تغییر ساعت مرجع در صفحه 10

PLL-to-PLL Cascading در صفحه 11
IOPLL Intel FPGA IP Core راهنمای کاربر بایگانی در صفحه 12

فهرستی از راهنمای کاربر برای نسخه های قبلی هسته IP IOPLL Intel FPGA ارائه می دهد.

پشتیبانی خانواده دستگاه

هسته IP IOPLL فقط از خانواده دستگاه های Intel Arria 10 و Intel Cyclone 10 GX پشتیبانی می کند.

پارامترهای اصلی IP IOPLL

ویرایشگر پارامتر اصلی IP IOPLL در دسته PLL کاتالوگ IP ظاهر می شود.

پارامتر	ارزش حقوقی	توضیحات
خانواده دستگاه	اینتل آریا 10, اینتل Cyclone 10 GX	خانواده دستگاه را مشخص می کند.
جزء	—	دستگاه مورد نظر را مشخص می کند.
سرعت درجه	—	درجه سرعت را برای دستگاه مورد نظر مشخص می کند.
حالت PLL	عدد صحیح-N PLL	حالت مورد استفاده برای هسته IP IOPLL را مشخص می کند. تنها انتخاب قانونی است Integer-N PLL. اگر به PLL کسری نیاز دارید، باید از هسته IP fPLL Intel Arria 10/Cyclone 10 FPGA استفاده کنید.
فرکانس ساعت مرجع	—	فرکانس ورودی ساعت ورودی refclk را بر حسب مگاهرتز مشخص می کند. مقدار پیش فرض است 100.0 مگاهرتز. حداقل و حداکثر مقدار به دستگاه انتخاب شده بستگی دارد.
درگاه خروجی قفل شده را فعال کنید	روشن یا خاموش کنید	برای فعال کردن پورت قفل شده را روشن کنید.
پارامترهای ساعت خروجی فیزیکی را فعال کنید	روشن یا خاموش کنید	روشن کنید تا به جای تعیین فرکانس ساعت خروجی دلخواه، پارامترهای شمارنده PLL فیزیکی را وارد کنید.
حالت عملیات	مستقیم, بازخورد خارجی, عادی, منبع همزمان, بافر تاخیر صفر، یا lvds	عملکرد PLL را مشخص می کند. عملیات پیش فرض است مستقیم حالت • اگر شما را انتخاب کنید مستقیم حالت، PLL طول مسیر بازخورد را به حداقل می‌رساند تا کوچک‌ترین لرزش ممکن را در خروجی PLL ایجاد کند. خروجی‌های ساعت داخلی و ساعت خارجی PLL نسبت به ورودی ساعت PLL تغییر فاز می‌دهند. در این حالت، PLL هیچ شبکه ساعتی را جبران نمی کند. • اگر شما را انتخاب کنید عادی حالت، PLL تاخیر شبکه ساعت داخلی استفاده شده توسط خروجی ساعت را جبران می کند. اگر از PLL برای راه اندازی یک پایه خروجی ساعت خارجی نیز استفاده شود، یک تغییر فاز متناظر سیگنال روی پایه خروجی رخ می دهد. • اگر شما را انتخاب کنید منبع همزمان در حالت، تأخیر ساعت از پین به ثبت ورودی ورودی/خروجی با تأخیر داده از پین به ثبت ورودی ورودی/خروجی مطابقت دارد. • اگر شما را انتخاب کنید بازخورد خارجی در حالت، باید پورت ورودی fbclk را به یک پین ورودی وصل کنید. یک اتصال در سطح برد باید هم پین ورودی و هم پورت خروجی ساعت خارجی، fboutclk را متصل کند. پورت fbclk با ساعت ورودی تراز شده است. • اگر شما را انتخاب کنید بافر تاخیر صفر در حالت، PLL باید یک پین خروجی ساعت خارجی را تغذیه کند و تاخیر ایجاد شده توسط آن پین را جبران کند. سیگنال مشاهده شده روی پین با ساعت ورودی هماهنگ می شود. خروجی ساعت PLL به پورت altbidir متصل می شود و zdbfbclk را به عنوان یک پورت خروجی درایو می کند. اگر PLL شبکه ساعت داخلی را نیز هدایت کند، تغییر فاز مربوط به آن شبکه رخ می دهد. • اگر شما را انتخاب کنید lvds حالت، همان رابطه زمان‌بندی داده‌ها و ساعت پین‌ها در ثبت ضبط داخلی SERDES حفظ می‌شود. حالت تاخیر در شبکه ساعت LVDS و بین پین داده و پین ورودی ساعت به مسیرهای ثبت ضبط SERDES را جبران می کند.
تعداد ساعت ها	1–9	تعداد ساعت های خروجی مورد نیاز برای هر دستگاه را در طراحی PLL مشخص می کند. تنظیمات درخواستی برای فرکانس خروجی، تغییر فاز و چرخه وظیفه بر اساس تعداد کلاک‌های انتخاب شده نشان داده می‌شوند.
فرکانس VCO را مشخص کنید	روشن یا خاموش کنید	به شما امکان می دهد فرکانس VCO را به مقدار مشخص شده محدود کنید. این در هنگام ایجاد یک PLL برای حالت خارجی LVDS، یا اگر اندازه مرحله پویا تغییر فاز مورد نظر است، مفید است.
*ادامه …*

پارامتر	ارزش حقوقی	توضیحات
فرکانس VCO (1)	—	• چه زمانی پارامترهای ساعت خروجی فیزیکی را فعال کنید روشن است - فرکانس VCO را بر اساس مقادیر برای نمایش می دهد فرکانس ساعت مرجع, ضریب ضرب (M-Counter)، و ضریب تقسیم (N-Counter). • چه زمانی پارامترهای ساعت خروجی فیزیکی را فعال کنید خاموش است - به شما امکان می دهد مقدار درخواستی فرکانس VCO را مشخص کنید. مقدار پیش فرض است 600.0 مگاهرتز.
نام جهانی ساعت بدهید	روشن یا خاموش کنید	به شما امکان می دهد نام ساعت خروجی را تغییر دهید.
نام ساعت	—	نام ساعت کاربر برای محدودیت‌های طراحی خلاصه (SDC).
فرکانس مورد نظر	—	فرکانس ساعت خروجی پورت ساعت خروجی مربوطه، outclk[] را بر حسب مگاهرتز مشخص می کند. مقدار پیش فرض است 100.0 مگاهرتز. حداقل و حداکثر مقادیر به دستگاه مورد استفاده بستگی دارد. PLL فقط اعداد را در شش رقم اعشار اول می خواند.
فرکانس واقعی	—	به شما امکان می دهد فرکانس ساعت خروجی واقعی را از لیست فرکانس های قابل دستیابی انتخاب کنید. مقدار پیش فرض نزدیک ترین فرکانس قابل دستیابی به فرکانس مورد نظر است.
واحدهای شیفت فاز	ps or درجه	واحد تغییر فاز را برای درگاه ساعت خروجی مربوطه مشخص می کند، outclk[]، در پیکوثانیه (ps) یا درجه.
تغییر فاز مورد نظر	—	مقدار درخواستی برای تغییر فاز را مشخص می کند. مقدار پیش فرض است 0 اسب بخار.
تغییر فاز واقعی	—	به شما امکان می دهد تغییر فاز واقعی را از لیستی از مقادیر تغییر فاز قابل دستیابی انتخاب کنید. مقدار پیش فرض نزدیکترین تغییر فاز قابل دستیابی به تغییر فاز مورد نظر است.
چرخه وظیفه مورد نظر	0.0–100.0	مقدار درخواستی را برای چرخه وظیفه مشخص می کند. مقدار پیش فرض است 50.0%.
چرخه وظیفه واقعی	—	به شما امکان می دهد تا چرخه کار واقعی را از لیست مقادیر قابل دستیابی چرخه کار انتخاب کنید. مقدار پیش فرض نزدیک ترین چرخه کاری قابل دستیابی به چرخه کاری مورد نظر است.
ضریب ضرب (M-Counter) (2)	4–511	ضریب ضرب M-counter را مشخص می کند. محدوده قانونی شمارنده M 4-511 است. با این حال، محدودیت‌ها بر روی حداقل فرکانس قانونی PFD و حداکثر فرکانس قانونی VCO، محدوده موثر M شمارنده را به 4-160 محدود می‌کند.
ضریب تقسیم (N-Counter) (2)	1–511	ضریب تقسیم N-counter را مشخص می کند. محدوده قانونی شمارنده N 1-511 است. با این حال، محدودیت‌ها بر روی حداقل فرکانس قانونی PFD، محدوده مؤثر شمارنده N را بین 1 تا 80 محدود می‌کند.
ضریب تقسیم (C-Counter) (2)	1–511	ضریب تقسیم را برای ساعت خروجی (C-counter) مشخص می کند.

این پارامتر فقط زمانی در دسترس است که فعال کردن پارامترهای ساعت خروجی فیزیکی خاموش باشد.

این پارامتر فقط زمانی در دسترس است که فعال کردن پارامترهای ساعت خروجی فیزیکی روشن باشد.

IOPLL IP Core Parameters – Settings Tab

جدول 2. پارامترهای هسته IP IOPLL - برگه تنظیمات

پارامتر	ارزش حقوقی	توضیحات
از پیش تعیین شده پهنای باند PLL	کم, متوسط، یا بالا	تنظیم از پیش تعیین شده پهنای باند PLL را مشخص می کند. انتخاب پیش فرض است کم.
تنظیم مجدد خودکار PLL	روشن یا خاموش کنید	به صورت خودکار PLL را در صورت از دست دادن قفل بازنشانی می کند.
یک ورودی دوم clk "refclk1" ایجاد کنید	روشن یا خاموش کنید	برای ارائه یک ساعت پشتیبان متصل به PLL خود که می تواند با ساعت مرجع اصلی شما تغییر کند، روشن کنید.
فرکانس ساعت مرجع دوم	—	فرکانس سیگنال ساعت ورودی دوم را انتخاب می کند. مقدار پیش فرض است 100.0 مگاهرتز. حداقل و حداکثر مقدار به دستگاه مورد استفاده بستگی دارد.
یک سیگنال «active_clk» برای نشان دادن ساعت ورودی در حال استفاده ایجاد کنید	روشن یا خاموش کنید	برای ایجاد خروجی activeclk روشن کنید. خروجی activeclk ساعت ورودی را نشان می دهد که توسط PLL استفاده می شود. سیگنال خروجی کم نشان دهنده refclk و سیگنال خروجی بالا نشان دهنده refclk1 است.
برای هر یک از ساعت های ورودی یک سیگنال 'clkbad' ایجاد کنید	روشن یا خاموش کنید	برای ایجاد دو خروجی clkbad، یکی برای هر ساعت ورودی، آن را روشن کنید. سیگنال خروجی کم نشان می دهد ساعت کار می کند و سیگنال خروجی بالا نشان می دهد ساعت کار نمی کند.
حالت سوئیچ اور	سوئیچور اتوماتیک, تعویض دستی، یا سوئیچور خودکار با لغو دستی	حالت تعویض را برای برنامه طراحی مشخص می کند. IP از سه حالت جابجایی پشتیبانی می کند: • اگر شما را انتخاب کنید سوئیچور اتوماتیک در حالت، مدار PLL ساعت مرجع انتخاب شده را نظارت می کند. اگر یک ساعت متوقف شود، مدار به طور خودکار در چند سیکل ساعت به ساعت پشتیبان سوئیچ می کند و سیگنال های وضعیت، clkbad و activeclk را به روز می کند. • اگر شما را انتخاب کنید تعویض دستی حالت، هنگامی که سیگنال کنترل، سوئیچ خروجی، از منطقی بالا به منطقی پایین تغییر می کند و حداقل برای سه سیکل ساعت پایین می ماند، ساعت ورودی به ساعت دیگر تغییر می کند. extswitch را می توان از منطق هسته FPGA یا پین ورودی تولید کرد. • اگر انتخاب کنید سوئیچور خودکار با لغو دستی حالت، هنگامی که سیگنال خروجی کم است، عملکرد سوئیچ خودکار را لغو می کند. تا زمانی که سوئیچ خروجی پایین باقی بماند، عملیات تعویض بیشتر مسدود می شود. برای انتخاب این حالت، دو منبع ساعت شما باید در حال اجرا باشند و فرکانس دو ساعت نمی تواند بیش از 20٪ متفاوت باشد. اگر هر دو ساعت در یک فرکانس نباشند، اما اختلاف دوره آنها در 20٪ باشد، بلوک تشخیص از دست دادن ساعت می تواند ساعت گم شده را تشخیص دهد. PLL به احتمال زیاد پس از تعویض ورودی ساعت PLL از حالت قفل خارج می شود و برای قفل مجدد نیاز به زمان دارد.
تاخیر سوئیچ اور	0–7	مقدار خاصی از تاخیر چرخه را به فرآیند تعویض اضافه می کند. مقدار پیش فرض 0 است.
دسترسی به پورت خروجی PLL LVDS_CLK/LOADEN	از کار افتاده است, فعال کردن LVDS_CLK/ LOADEN 0، یا فعال کردن LVDS_CLK/ LOADEN 0 & 1	انتخاب کنید LVDS_CLK/LOADEN 0 را فعال کنید or LVDS_CLK/ LOADEN 0 & 1 را فعال کنید برای فعال کردن PLL lvds_clk یا بارگذاری پورت خروجی. در صورتی که PLL یک بلوک LVDS SERDES را با PLL خارجی تغذیه کند، این پارامتر را فعال می کند. هنگام استفاده از پورت های خروجی I/O PLL با پورت های LVDS، outclk[0..3] برای پورت های lvds_clk[0,1] و loaden[0,1] استفاده می شود، outclk4 می تواند برای پورت های coreclk استفاده شود.
دسترسی به پورت خروجی PLL DPA را فعال کنید	روشن یا خاموش کنید	برای فعال کردن پورت خروجی PLL DPA آن را روشن کنید.
*ادامه …*

پارامتر	ارزش حقوقی	توضیحات
دسترسی به پورت خروجی ساعت خارجی PLL را فعال کنید	روشن یا خاموش کنید	برای فعال کردن درگاه خروجی ساعت خارجی PLL روشن کنید.
مشخص می کند که کدام outclk به عنوان منبع extclk_out[0] استفاده شود	C0 – C8	پورت outclk را برای استفاده به عنوان منبع extclk_out[0] مشخص می‌کند.
مشخص می کند که کدام outclk به عنوان منبع extclk_out[1] استفاده شود	C0 – C8	پورت outclk را برای استفاده به عنوان منبع extclk_out[1] مشخص می‌کند.

برگه آبشاری

جدول 3. پارامترهای هسته IP IOPLL - Tab3 Cascading

پارامتر	ارزش حقوقی	توضیحات
برای اتصال با یک PLL پایین دست، یک سیگنال "Cascade out" ایجاد کنید	روشن یا خاموش کنید	برای ایجاد پورت cascade_out روشن کنید، که نشان می دهد این PLL یک منبع است و با یک PLL مقصد (پایین دست) متصل می شود.
مشخص می کند که کدام outclk به عنوان منبع آبشاری استفاده شود	0–8	منبع آبشاری را مشخص می کند.
یک سیگنال adjplin یا cclk برای اتصال با یک PLL بالادست ایجاد کنید	روشن یا خاموش کنید	روشن کنید تا یک پورت ورودی ایجاد کنید، که نشان می دهد این PLL یک مقصد است و با یک منبع (بالا جریان) PLL متصل می شود.

برگه پیکربندی مجدد پویا

جدول 4. پارامترهای هسته IP IOPLL - برگه پیکربندی مجدد پویا

پارامتر	ارزش حقوقی	توضیحات
پیکربندی مجدد پویا PLL را فعال کنید	روشن یا خاموش کنید	فعال کردن پیکربندی مجدد پویا این PLL (در ارتباط با PLL Reconfig Intel FPGA IP Core) را روشن کنید.
دسترسی به پورت های تغییر فاز پویا را فعال کنید	روشن یا خاموش کنید	فعال کردن رابط تغییر فاز پویا با PLL را روشن کنید.
گزینه تولید MIF (3)	ایجاد کنید MIF جدید File, پیکربندی را به MIF موجود اضافه کنید File، و MIF ایجاد کنید File در طول تولید IP	یا یک mif. جدید ایجاد کنید file حاوی پیکربندی فعلی I/O PLL، یا اضافه کردن این پیکربندی به یک .mif موجود file. می توانید از این .mif استفاده کنید file در طول پیکربندی مجدد پویا برای پیکربندی مجدد PLL I/O به تنظیمات فعلی آن.
مسیر به MIF جدید file (4)	—	محل را وارد کنید و file نام mif جدید file ایجاد شود.
مسیر MIF موجود file (5)	—	محل را وارد کنید و file نام .mif موجود file قصد اضافه کردن به
*ادامه …*

این پارامتر تنها زمانی در دسترس است که فعال کردن پیکربندی مجدد پویا PLL روشن باشد.

این پارامتر فقط در هنگام ایجاد MIF جدید در دسترس است File به عنوان نسل MIF انتخاب شده است
گزینه.

پارامتر	ارزش حقوقی	توضیحات
تغییر فاز پویا را برای MIF Streaming فعال کنید (3)	روشن یا خاموش کنید	برای ذخیره خصوصیات تغییر فاز پویا برای پیکربندی مجدد PLL روشن کنید.
انتخاب شمارنده DPS (6)	C0-C8, همه سی, or M	شمارنده را برای تغییر فاز پویا انتخاب می کند. M شمارنده بازخورد و C شمارنده پس مقیاس است.
تعداد تغییرات فاز پویا (6)	1–7	تعداد افزایش تغییر فاز را انتخاب می کند. اندازه یک افزایش شیفت فاز برابر با 1/8 دوره VCO است. مقدار پیش فرض است 1.
جهت تغییر فاز پویا (6)	مثبت or منفی	جهت تغییر فاز پویا را برای ذخیره در PLL MIF تعیین می کند.

این پارامتر فقط زمانی در دسترس است که تنظیمات را به MIF موجود اضافه کنید File به عنوان گزینه تولید MIF انتخاب شده است

IOPLL IP Core Parameters – Advanced Parameters Tab

جدول 5. IOPLL IP Core Parameters – Advanced Parameters Tab

پارامتر	ارزش حقوقی	توضیحات
پارامترهای پیشرفته	—	جدولی از تنظیمات فیزیکی PLL را نشان می دهد که بر اساس ورودی شما پیاده سازی می شود.

توضیحات عملکردی

یک I/O PLL یک سیستم کنترل فرکانس است که با همگام سازی خود با ساعت ورودی، یک ساعت خروجی تولید می کند. PLL اختلاف فاز بین سیگنال ورودی و سیگنال خروجی یک vol را مقایسه می کندtagنوسانگر الکترونیکی کنترل شده (VCO) و سپس همگام سازی فاز را برای حفظ زاویه فاز ثابت (قفل) روی فرکانس سیگنال ورودی یا مرجع انجام می دهد. همگام سازی یا حلقه بازخورد منفی سیستم، PLL را مجبور به قفل شدن فاز می کند.
می‌توانید PLL‌ها را به‌عنوان ضرب‌کننده فرکانس، تقسیم‌کننده، دمدولاتور، ژنراتورهای ردیابی یا مدارهای بازیابی ساعت پیکربندی کنید. شما می توانید از PLL برای تولید فرکانس های پایدار، بازیابی سیگنال ها از یک کانال ارتباطی پر سر و صدا، یا توزیع سیگنال های ساعت در سراسر طراحی خود استفاده کنید.

بلوک های ساختمان یک PLL

بلوک‌های اصلی I/O PLL عبارتند از آشکارساز فرکانس فاز (PFD)، پمپ شارژ، فیلتر حلقه، VCO و شمارنده‌ها، مانند شمارنده فیدبک (M)، شمارنده پیش مقیاس (N) و پس از آن. ترازو شمارنده (C). معماری PLL به دستگاهی که در طراحی خود استفاده می کنید بستگی دارد.

این پارامتر فقط زمانی در دسترس است که Enable Dynamic Phase Shift برای MIF Streaming روشن باشد.

معماری PLL I/O معمولی

عبارات زیر معمولاً برای توصیف رفتار PLL استفاده می شود:
زمان قفل PLL - همچنین به عنوان زمان اکتساب PLL شناخته می شود. زمان قفل PLL زمانی است که PLL پس از روشن شدن، پس از تغییر فرکانس خروجی برنامه ریزی شده یا پس از تنظیم مجدد PLL، به فرکانس و رابطه فاز هدف می رسد. توجه: نرم افزار شبیه سازی زمان قفل واقعی PLL را مدل نمی کند. شبیه سازی زمان قفل غیرواقعی سریع را نشان می دهد. برای مشخصات زمان قفل واقعی، به برگه داده دستگاه مراجعه کنید.
وضوح PLL - حداقل مقدار افزایش فرکانس یک PLL VCO. تعداد بیت ها در شمارنده های M و N مقدار وضوح PLL را تعیین می کند.
PLL sampنرخ - FREF sampفرکانس ling مورد نیاز برای انجام اصلاح فاز و فرکانس در PLL. PLL sampنرخ le fREF /N است.

قفل PLL

قفل PLL به دو سیگنال ورودی در آشکارساز فرکانس فاز وابسته است. سیگنال قفل یک خروجی ناهمزمان از PLL ها است. تعداد چرخه های مورد نیاز برای گیت کردن سیگنال قفل بستگی به ساعت ورودی PLL دارد که مدار قفل دروازه را ساعت می کند. حداکثر زمان قفل PLL را بر دوره ساعت ورودی PLL تقسیم کنید تا تعداد چرخه های ساعت مورد نیاز برای گیت کردن سیگنال قفل محاسبه شود.

حالت های عملیات

هسته IP IOPLL از شش حالت مختلف بازخورد ساعت پشتیبانی می کند. هر حالت امکان ضرب و تقسیم ساعت، تغییر فاز و برنامه ریزی چرخه وظیفه را می دهد.

ساعت های خروجی

هسته IP IOPLL می تواند تا XNUMX سیگنال خروجی ساعت تولید کند. سیگنال های خروجی ساعت تولید شده هسته یا بلوک های خارجی خارج از هسته را ساعت می کنند.
می توانید از سیگنال تنظیم مجدد برای تنظیم مجدد مقدار ساعت خروجی به 0 و غیرفعال کردن ساعت های خروجی PLL استفاده کنید.
هر ساعت خروجی دارای مجموعه ای از تنظیمات درخواستی است که می توانید مقادیر مورد نظر را برای فرکانس خروجی، تغییر فاز و چرخه کار مشخص کنید. تنظیمات مورد نظر تنظیماتی هستند که می خواهید در طراحی خود پیاده سازی کنید.

مقادیر واقعی برای فرکانس، تغییر فاز و چرخه وظیفه نزدیکترین تنظیمات (بهترین تقریبی تنظیمات مورد نظر) هستند که می توانند در مدار PLL پیاده سازی شوند.

سوئیچور ساعت مرجع

ویژگی تعویض ساعت مرجع به PLL اجازه می دهد بین دو ساعت ورودی مرجع جابجا شود. از این ویژگی برای افزونگی ساعت یا برای یک برنامه دامنه ساعت دوگانه مانند یک سیستم استفاده کنید. اگر ساعت اولیه متوقف شود، سیستم می تواند یک ساعت اضافی را روشن کند.
با استفاده از ویژگی تغییر ساعت مرجع، می توانید فرکانس ساعت ورودی دوم را مشخص کنید و حالت و تأخیر تغییر را انتخاب کنید.

بلوک تشخیص از دست دادن ساعت و تغییر ساعت مرجع دارای عملکردهای زیر است:

وضعیت ساعت مرجع را نظارت می کند. اگر ساعت مرجع از کار بیفتد، ساعت به طور خودکار به منبع ورودی ساعت پشتیبان تغییر می‌کند. ساعت وضعیت سیگنال های clkbad و activeclk را به روز می کند تا به این رویداد هشدار دهد.
ساعت مرجع را بین دو فرکانس مختلف به جلو و عقب سوئیچ می کند. از سیگنال خروجی برای کنترل دستی عملکرد سوئیچ استفاده کنید. پس از وقوع یک جابجایی، PLL ممکن است به طور موقت قفل را از دست بدهد و فرآیند حسابرسی را طی کند.

آبشاری PLL به PLL

اگر PLL های آبشاری را در طراحی خود قرار دهید، PLL منبع (بالادست) باید دارای تنظیمات پهنای باند کم باشد، در حالی که PLL مقصد (پایین دست) باید دارای تنظیمات پهنای باند بالا باشد. در طول آبشاری، خروجی PLL منبع به عنوان ساعت مرجع (ورودی) PLL مقصد عمل می کند. تنظیمات پهنای باند PLL های آبشاری باید متفاوت باشد. اگر تنظیمات پهنای باند PLL های آبشاری یکسان باشد، PLL های آبشاری ممکن است ampنویز فاز را در فرکانس های معین زنده می کند. منبع ساعت ورودی adjplin برای آبشاری بین PLL های کسری قابل شکستگی استفاده می شود.

پورت ها

جدول 6. IOPLL IP Core Ports

پارامتر	تایپ کنید	وضعیت	توضیحات
بازتاب	ورودی	مورد نیاز	منبع ساعت مرجع که I/O PLL را هدایت می کند.
اول	ورودی	مورد نیاز	پورت تنظیم مجدد ناهمزمان برای ساعت های خروجی. این پورت را به سمت بالا هدایت کنید تا تمام ساعت های خروجی را به مقدار 0 بازنشانی کنید. باید این پورت را به سیگنال کنترل کاربر متصل کنید.
fbclk	ورودی	اختیاری	پورت ورودی بازخورد خارجی برای I/O PLL. هسته IP IOPLL این پورت را زمانی ایجاد می کند که I/O PLL در حالت بازخورد خارجی یا حالت بافر تاخیر صفر کار می کند. برای تکمیل حلقه بازخورد، یک اتصال در سطح برد باید پورت fbclk و پورت خروجی ساعت خارجی I/O PLL را متصل کند.
fboutclk	خروجی	اختیاری	پورتی که پورت fbclk را از طریق مدار تقلید تغذیه می کند. پورت fboutclk فقط در صورتی در دسترس است که I/O PLL در حالت بازخورد خارجی باشد.
zdbfbclk	دو طرفه	اختیاری	پورت دو طرفه که به مدار تقلید متصل می شود. این پورت باید به یک پین دو طرفه متصل شود که روی پایه خروجی اختصاصی بازخورد مثبت I/O PLL قرار می گیرد. پورت zdbfbclk فقط در صورتی در دسترس است که I/O PLL در حالت بافر تاخیر صفر باشد. برای جلوگیری از انعکاس سیگنال هنگام استفاده از حالت بافر تاخیر صفر، ردهای برد را روی پین ورودی/خروجی دو طرفه قرار ندهید.
قفل شده است	خروجی	اختیاری	هسته IP IOPLL زمانی که PLL قفل می شود، این پورت را بالا می برد. تا زمانی که IOPLL قفل باشد پورت بالا باقی می ماند. PLL ورودی/خروجی پورت قفل شده را زمانی که فازها و فرکانس های ساعت مرجع و ساعت فیدبک برابر هستند، مشخص می کند.
*ادامه …*

پارامتر	تایپ کنید	وضعیت	توضیحات
			یکسان یا در محدوده تحمل مدار قفل. هنگامی که اختلاف بین دو سیگنال ساعت از تحمل مدار قفل بیشتر شود، I/O PLL قفل را از دست می دهد.
refclk1	ورودی	اختیاری	منبع ساعت مرجع دوم که I/O PLL را برای ویژگی تعویض ساعت هدایت می کند.
سوئیچ خروجی	ورودی	اختیاری	سیگنال خروجی را برای حداقل 1 سیکل ساعت پایین (0'b3) قرار دهید تا ساعت را به صورت دستی تغییر دهید.
activeclk	خروجی	اختیاری	سیگنال خروجی برای نشان دادن اینکه کدام منبع ساعت مرجع در I/O PLL استفاده می شود.
clkbad	خروجی	اختیاری	سیگنال خروجی که وضعیت منبع ساعت مرجع را خوب یا بد نشان می دهد.
cascade_out	خروجی	اختیاری	سیگنال خروجی که به پایین دست ورودی/خروجی PLL تغذیه می کند.
adjplin	ورودی	اختیاری	سیگنال ورودی که از ورودی/خروجی PLL بالادست تغذیه می کند.
outclk_[]	خروجی	اختیاری	ساعت خروجی از I/O PLL.

IOPLL Intel FPGA IP Core راهنمای کاربر بایگانی

اگر نسخه هسته IP در لیست نیست، راهنمای کاربر نسخه اصلی IP قبلی اعمال می شود

نسخه هسته IP	راهنمای کاربر
17.0	راهنمای کاربر هسته IP Altera I/O Loop Locked Phase (Altera IOPLL)
16.1	راهنمای کاربر هسته IP Altera I/O Loop Locked Phase (Altera IOPLL)
16.0	راهنمای کاربر هسته IP Altera I/O Loop Locked Phase (Altera IOPLL)
15.0	راهنمای کاربر هسته IP Altera I/O Loop Locked Phase (Altera IOPLL)

تاریخچه ویرایش سند برای IOPLL Intel FPGA IP Core راهنمای کاربر

نسخه سند	اینتل کوارتوس® نسخه پرایم	تغییرات
2019.06.24	18.1	توضیحات برای ورودی های ساعت اختصاصی در به روز شد معماری PLL I/O معمولی نمودار
2019.01.03	18.1	• به روز شد دسترسی به پورت خروجی PLL LVDS_CLK/LOADEN پارامتر در IOPLL IP Core Parameters – Settings Tab جدول • توضیحات پورت zdbfbclk در را به روز کرد پورت های اصلی IP IOPLL جدول
2018.09.28	18.1	• توضیحات برای extswitch در را تصحیح کرد پورت های اصلی IP IOPLL جدول • هسته های IP زیر را طبق تغییر نام تجاری اینتل تغییر نام داد: - هسته IP IOPLL Altera به هسته IP IOPLL Intel FPGA تغییر کرد. - هسته IP Altera PLL Reconfig به PLL Reconfig Intel FPGA IP Core تغییر داد. - هسته IP Arria 10 FPLL به fPLL Intel Arria 10/Cyclone 10 FPGA IP تغییر کرد.

تاریخ	نسخه	تغییرات
ژوئن 2017	2017.06.16	• اضافه شدن پشتیبانی از دستگاه های Intel Cyclone 10 GX. • به اینتل تغییر نام داد.
دسامبر 2016	2016.12.05	توضیحات اولین پورت هسته IP را به روز کرد.
ژوئن 2016	2016.06.23	• پارامترهای هسته IP به روز شده - جدول برگه تنظیمات. - توضیحات برای سوئیچور دستی و سوئیچور خودکار با پارامترهای لغو دستی به روز شد. سیگنال کنترل جابجایی ساعت کم است. - توضیحات مربوط به پارامتر تاخیر سوئیچ اور را به روز کرد. • شمارنده های M و C تعریف شده برای پارامتر انتخاب شمارنده DPS در پارامترهای هسته IP - جدول برگه پیکربندی مجدد پویا. • نام پورت تعویض ساعت از clkswitch به extswitch در نمودار معماری Typical I/O PLL تغییر کرد.
می 2016	2016.05.02	پارامترهای هسته IP به روز شده - جدول برگه پیکربندی مجدد پویا.
می 2015	2015.05.04	توضیحات را برای فعال کردن دسترسی به پارامتر پورت خروجی PLL LVDS_CLK/LOADEN در پارامترهای هسته IP - جدول برگه تنظیمات به‌روزرسانی کرد. پیوندی به رابط سیگنال بین Altera IOPLL و Altera LVDS SERDES IP Cores در بخش I/O و High Speed I/O در فصل Arria 10 Devices اضافه شد.
آگوست 2014	2014.08.18	انتشار اولیه

اسناد / منابع

Intel UG-01155 IOPLL FPGA IP Core [pdfراهنمای کاربر
UG-01155 IOPLL FPGA IP Core، UG-01155، IOPLL FPGA IP Core، FPGA IP Core

مراجع

راهنمای کاربر

Intel UG-01155 IOPLL FPGA IP Core

راهنمای کاربر IOPLL Intel® FPGA IP Core