Intel UG-01155 IOPLL FPGA IP Core

Përditësuar për Intel® Quartus® Prime Design Suite: 18.1

Udhëzues përdoruesi IOPLL Intel® FPGA IP Core

Bërthama IP e IOPLL Intel® FPGA ju lejon të konfiguroni cilësimet e Intel Arria® 10 dhe Intel Cyclone® 10 GX I/O PLL.

Bërthama IP IOPLL mbështet karakteristikat e mëposhtme:

• Mbështet gjashtë mënyra të ndryshme reagimi të orës: reagime të drejtpërdrejta, të jashtme, normale, sinkrone të burimit, tampon me vonesë zero dhe modalitet LVDS.
• Gjeneron deri në nëntë sinjale dalëse të orës për pajisjet Intel Arria 10 dhe Intel CycloneM 10 GX.
• Kalon midis dy orëve të hyrjes referencë.
• Mbështet hyrjen ngjitur PLL (adjplin) për t'u lidhur me një PLL në rrjedhën e sipërme në modalitetin kaskadë PLL.
• Gjeneron inicializimin e memories File (.mif) dhe lejon rikonfigurimin dinamikV PLL.
• Mbështet zhvendosjen dinamike të fazës PLL.

Informacione të Përafërta

• Hyrje në bërthamat IP të Intel FPGA
  Ofron më shumë informacion rreth bërthamave IP të Intel FPGA dhe redaktuesit të parametrave.
• Mënyrat e funksionimit në faqen 9
• Orët e daljes në faqen 10
• Ndërrimi i orës së referencës në faqen 10
• PLL-në-PLL Cascading në faqen 11
• Udhëzuesi i përdoruesit IOPLL Intel FPGA IP Core Arkivat në faqen 12

Ofron një listë të udhëzuesve të përdoruesit për versionet e mëparshme të bërthamës IP të IOPLL Intel FPGA.

Mbështetja familjare e pajisjes

Bërthama IP IOPLL mbështet vetëm familjet e pajisjeve Intel Arria 10 dhe Intel Cyclone 10 GX.

Parametrat bazë të IP të IOPLL

Redaktori i parametrave kryesorë IP IOPLL shfaqet në kategorinë PLL të Katalogut IP.

Parametri	Vlera juridike	Përshkrimi
Familja e pajisjes	Intel Arria 10, Intel Ciklon 10 GX	Përcakton familjen e pajisjes.
Komponenti	—	Specifikon pajisjen e synuar.
Shkalla e Shpejtësisë	—	Përcakton shkallën e shpejtësisë për pajisjen e synuar.
Modaliteti PLL	Numri i plotë-N PLL	Përcakton mënyrën e përdorur për bërthamën IP të IOPLL. E vetmja zgjedhje ligjore është Numri i plotë-N PLL. Nëse keni nevojë për një PLL të pjesshme, duhet të përdorni bërthamën IP të fPLL Intel Arria 10/Cyclone 10 FPGA.
Frekuenca e orës së referencës	—	Përcakton frekuencën e hyrjes për orën e hyrjes, refclk, në MHz. Vlera e paracaktuar është 100.0 MHz. Vlera minimale dhe maksimale varet nga pajisja e zgjedhur.
Aktivizo portën e daljes së kyçur	Ndizni ose Fikni	Aktivizoje për të aktivizuar portën e kyçur.
Aktivizo parametrat e orës së daljes fizike	Ndizni ose Fikni	Aktivizoni për të futur parametrat fizikë të numëruesit PLL në vend që të specifikoni një frekuencë të dëshiruar të orës së daljes.
Mënyra e funksionimit	e drejtpërdrejtë, reagimet e jashtme, normale, burim sinkron, tampon me vonesë zero, ose lvds	Specifikon funksionimin e PLL. Operacioni i paracaktuar është e drejtpërdrejtë modaliteti. • Nëse zgjidhni e drejtpërdrejtë modaliteti, PLL minimizon gjatësinë e rrugës së reagimit për të prodhuar nervozizmin më të vogël të mundshëm në daljen PLL. Daljet e orës së brendshme dhe të orës së jashtme të PLL janë zhvendosur në fazë në lidhje me hyrjen e orës PLL. Në këtë mënyrë, PLL nuk kompenson asnjë rrjet orar. • Nëse zgjidhni normale modaliteti, PLL kompenson vonesën e rrjetit të orës së brendshme të përdorur nga dalja e orës. Nëse PLL përdoret gjithashtu për të drejtuar një kunj të daljes së orës së jashtme, ndodh një zhvendosje fazore përkatëse e sinjalit në pinin e daljes. • Nëse zgjidhni burim sinkron modaliteti, vonesa e orës nga pini në regjistrin e hyrjes I/O përputhet me vonesën e të dhënave nga pini në regjistrin e hyrjes I/O. • Nëse zgjidhni reagimet e jashtme mode, duhet të lidhni portën e hyrjes fbclk me një kunj hyrëse. Një lidhje në nivelin e tabelës duhet të lidhë si pinin e hyrjes ashtu edhe portën e daljes së orës së jashtme, fboutclk. Porta fbclk është në linjë me orën e hyrjes. • Nëse zgjidhni tampon me vonesë zero modaliteti, PLL duhet të ushqejë një kunj të daljes së orës së jashtme dhe të kompensojë vonesën e futur nga ai pin. Sinjali i vëzhguar në pin sinkronizohet me orën e hyrjes. Dalja e orës PLL lidhet me portën altbidir dhe drejton zdbfbclk si një portë dalëse. Nëse PLL drejton gjithashtu rrjetin e brendshëm të orës, ndodh një zhvendosje fazore përkatëse e atij rrjeti. • Nëse zgjidhni lvds modaliteti, ruhet e njëjta marrëdhënie e të dhënave dhe e kohës së orës së kunjave në regjistrin e brendshëm të kapjes SERDES. Modaliteti kompenson vonesat në rrjetin e orës LVDS dhe midis pinit të të dhënave dhe pinit të hyrjes së orës në shtigjet e regjistrit të kapjes SERDES.
Numri i orëve	1–9	Përcakton numrin e orëve të daljes që kërkohen për secilën pajisje në modelin PLL. Cilësimet e kërkuara për frekuencën e daljes, zhvendosjen e fazës dhe ciklin e punës shfaqen bazuar në numrin e orëve të zgjedhura.
Specifikoni Frekuencën VCO	Ndizni ose Fikni	Ju lejon të kufizoni frekuencën VCO në vlerën e specifikuar. Kjo është e dobishme kur krijoni një PLL për modalitetin e jashtëm LVDS, ose nëse dëshironi një madhësi specifike të hapit të zhvendosjes së fazës.
vazhdoi…

Parametri	Vlera juridike	Përshkrimi
Frekuenca e VCO (1)	—	• Kur Aktivizo parametrat e orës së daljes fizike është ndezur— shfaq frekuencën VCO bazuar në vlerat për Frekuenca e orës së referencës, Faktori i shumëzimit (M-Counter), dhe Faktori i ndarjes (N-counter). • Kur Aktivizo parametrat e orës së daljes fizike është i fikur— ju lejon të specifikoni vlerën e kërkuar për frekuencën VCO. Vlera e paracaktuar është 600.0 MHz.
Jepni emrin global të orës	Ndizni ose Fikni	Ju lejon të riemërtoni emrin e orës së daljes.
Emri i orës	—	Emri i orës së përdoruesit për Sinopsis Design Constraints (SDC).
Frekuenca e dëshiruar	—	Përcakton frekuencën e orës së daljes së portës korresponduese të orës së daljes, outclk[], në MHz. Vlera e paracaktuar është 100.0 MHz. Vlerat minimale dhe maksimale varen nga pajisja e përdorur. PLL lexon vetëm numrat në gjashtë shifrat e para dhjetore.
Frekuenca aktuale	—	Ju lejon të zgjidhni frekuencën aktuale të orës së daljes nga një listë frekuencash të arritshme. Vlera e paracaktuar është frekuenca më e afërt e arritshme me frekuencën e dëshiruar.
Njësitë e ndërrimit të fazës	ps or gradë	Specifikon njësinë e zhvendosjes së fazës për portën përkatëse të orës së daljes, outclk[], në pikosekonda (ps) ose gradë.
Zhvendosja e dëshiruar e fazës	—	Përcakton vlerën e kërkuar për zhvendosjen e fazës. Vlera e paracaktuar është 0 kuaj fuqi.
Zhvendosja aktuale e fazës	—	Ju lejon të zgjidhni zhvendosjen aktuale të fazës nga një listë e vlerave të arritshme të zhvendosjes së fazës. Vlera e paracaktuar është zhvendosja e fazës më e afërt e arritshme me zhvendosjen e dëshiruar të fazës.
Cikli i dëshiruar i detyrës	0.0–100.0	Përcakton vlerën e kërkuar për ciklin e punës. Vlera e paracaktuar është 50.0%.
Cikli aktual i detyrës	—	Ju lejon të zgjidhni ciklin aktual të punës nga një listë e vlerave të ciklit të punës të arritshme. Vlera e paracaktuar është cikli i punës më i afërt i arritshëm me ciklin e dëshiruar të punës.
Faktori i shumëzimit (M-Counter) (2)	4–511	Përcakton faktorin e shumëzimit të M-counter. Gama ligjore e numëruesit M është 4–511. Megjithatë, kufizimet në frekuencën minimale ligjore PFD dhe frekuencën maksimale ligjore VCO kufizojnë intervalin efektiv të numëratorit M në 4–160.
Faktori i ndarjes (N-counter) (2)	1–511	Përcakton faktorin e ndarjes së N-counter. Gama ligjore e numëruesit N është 1–511. Megjithatë, kufizimet në frekuencën minimale ligjore PFD kufizojnë intervalin efektiv të numëruesit N në 1–80.
Faktori i ndarjes (C-counter) (2)	1–511	Përcakton faktorin e ndarjes për orën e daljes (C-counter).

1. Ky parametër disponohet vetëm kur Aktivizimi i parametrave të orës së daljes fizike është i çaktivizuar.
2. Ky parametër disponohet vetëm kur aktivizimi i parametrave të orës së daljes fizike është i aktivizuar.

Parametrat thelbësorë të IP të IOPLL - Skeda e cilësimeve

Tabela 2. Parametrat bazë të IP të IOPLL – Tab

Parametri	Vlera juridike	Përshkrimi
Paracaktimi i gjerësisë së brezit PLL	E ulët, E mesme, ose Lartë	Specifikon cilësimin e paracaktuar të gjerësisë së brezit PLL. Zgjedhja e paracaktuar është E ulët.
Rivendosja automatike e PLL	Ndizni ose Fikni	Rivendos automatikisht PLL në rast të humbjes së bllokimit.
Krijo një hyrje të dytë clk 'refclk1'	Ndizni ose Fikni	Aktivizoje për të siguruar një orë rezervë të bashkangjitur me PLL-në tënde që mund të kalojë me orën origjinale të referencës.
Frekuenca e orës së dytë të referencës	—	Zgjedh frekuencën e sinjalit të dytë të orës hyrëse. Vlera e paracaktuar është 100.0 MHz. Vlera minimale dhe maksimale varet nga pajisja e përdorur.
Krijo një sinjal 'active_clk' për të treguar orën hyrëse në përdorim	Ndizni ose Fikni	Aktivizoni për të krijuar daljen activeclk. Dalja activeclk tregon orën hyrëse e cila është në përdorim nga PLL. Sinjali i daljes i ulët tregon refclk dhe sinjali i daljes i lartë tregon refclk1.
Krijo një sinjal 'clkbad' për secilën nga orët hyrëse	Ndizni ose Fikni	Aktivizoni për të krijuar dy dalje clkbad, një për çdo orë hyrëse. Sinjali i ulët i daljes tregon se ora po funksionon dhe sinjali i daljes i lartë tregon se ora nuk po funksionon.
Modaliteti i kalimit	Ndërrimi automatik, Ndërrimi manual, ose Ndërrimi automatik me anulim manual	Përcakton mënyrën e kalimit për aplikimin e dizajnit. IP mbështet tre mënyra kalimi: • Nëse zgjidhni Ndërrimi automatik modaliteti, qarku PLL monitoron orën e zgjedhur të referencës. Nëse një orë ndalon, qarku kalon automatikisht në orën rezervë në disa cikle ore dhe përditëson sinjalet e statusit, clkbad dhe activeclk. • Nëse zgjidhni Ndërrimi manual modaliteti, kur sinjali i kontrollit, ndërprerësi, ndryshon nga logjika e lartë në logjike e ulët dhe qëndron e ulët për të paktën tre cikle ore, ora e hyrjes kalon në orën tjetër. Ndërprerësi mund të gjenerohet nga logjika bazë FPGA ose pini i hyrjes. • Nëse zgjidhni Ndërrimi automatik me anulim manual modaliteti, kur sinjali i ndërprerësit është i ulët, ai anashkalon funksionin e ndërprerësit automatik. Për sa kohë që ndërprerësi mbetet i ulët, veprimi i mëtejshëm i kalimit bllokohet. Për të zgjedhur këtë modalitet, dy burimet tuaja të orës duhet të funksionojnë dhe frekuenca e dy orëve nuk mund të ndryshojë me më shumë se 20%. Nëse të dyja orët nuk janë në të njëjtën frekuencë, por diferenca e periodave të tyre është brenda 20%, blloku i zbulimit të humbjes së orës mund të zbulojë orën e humbur. PLL ka shumë të ngjarë të dalë nga kyçja pas kalimit të hyrjes së orës PLL dhe ka nevojë për kohë për t'u kyçur përsëri.
Vonesa e kalimit	0–7	Shton një sasi specifike të vonesës së ciklit në procesin e kalimit. Vlera e paracaktuar është 0.
Qasja në portën e daljes PLL LVDS_CLK/ LOADEN	I paaftë, Aktivizo LVDS_CLK/ NGARKONI 0, ose Aktivizo LVDS_CLK/ NGARKONI 0 & 1	Zgjidhni Aktivizo LVDS_CLK/LOADEN 0 or Aktivizo LVDS_CLK/ LOADEN 0 & 1 për të aktivizuar portën e daljes PLL lvds_clk ose loaden. Aktivizon këtë parametër në rast se PLL ushqen një bllok LVDS SERDES me PLL të jashtëm. Kur përdorni portet e daljes I/O PLL me porte LVDS, outclk[0..3] përdoren për portat lvds_clk[0,1] dhe loaden[0,1], outclk4 mund të përdoret për portat coreclk.
Aktivizo qasjen në portën e daljes PLL DPA	Ndizni ose Fikni	Aktivizoje për të aktivizuar portën e daljes PLL DPA.
vazhdoi…

Parametri	Vlera juridike	Përshkrimi
Aktivizo qasjen në portën e daljes së orës së jashtme PLL	Ndizni ose Fikni	Aktivizoni për të aktivizuar portën e daljes së orës së jashtme PLL.
Përcakton cili outclk do të përdoret si burim extclk_out[0]	C0 – C8	Përcakton portën outclk që do të përdoret si burim extclk_out[0].
Përcakton cili outclk do të përdoret si burim extclk_out[1]	C0 – C8	Përcakton portën outclk që do të përdoret si burim extclk_out[1].

Tab Cascading

Tabela 3. Parametrat thelbësorë të IP të IOPLL – Tab3 Cascading

Parametri	Vlera juridike	Përshkrimi
Krijo një sinjal 'kaskadë jashtë' për t'u lidhur me një PLL në rrjedhën e poshtme	Ndizni ose Fikni	Aktivizojeni për të krijuar portën cascade_out, e cila tregon se kjo PLL është një burim dhe lidhet me një PLL të destinacionit (në rrjedhën e poshtme).
Përcakton se cila dalje do të përdoret si burim kaskadë	0–8	Specifikon burimin kaskadë.
Krijo një sinjal adjpllin ose cclk për t'u lidhur me një PLL në rrjedhën e sipërme	Ndizni ose Fikni	Aktivizoni për të krijuar një portë hyrëse, e cila tregon se kjo PLL është një destinacion dhe lidhet me një PLL burimi (në rrjedhën e sipërme).

Skeda e rikonfigurimit dinamik

Tabela 4. Parametrat thelbësorë të IP të IOPLL - Skeda e Rikonfigurimit Dinamik

Parametri	Vlera juridike	Përshkrimi
Aktivizo rikonfigurimin dinamik të PLL	Ndizni ose Fikni	Aktivizoni aktivizimin e rikonfigurimit dinamik të kësaj PLL (në lidhje me PLL Reconfig Intel FPGA IP core).
Aktivizo qasjen në portat dinamike të zhvendosjes së fazës	Ndizni ose Fikni	Aktivizoni ndërfaqen e ndërrimit dinamik të fazës me PLL.
Opsioni i gjenerimit të MIF (3)	Gjeneroni MIF i ri File, Shtoni konfigurimin në MIF ekzistues File, dhe Krijo MIF File gjatë gjenerimit të IP	Ose krijoni një .mif të ri file që përmban konfigurimin aktual të PLL I/O, ose shto këtë konfigurim në një .mif ekzistues file. Ju mund ta përdorni këtë .mif file gjatë rikonfigurimit dinamik për të rikonfiguruar PLL I/O në cilësimet e tij aktuale.
Rruga drejt MIF-it të ri file (4)	—	Shkruani vendndodhjen dhe file emri i ri .mif file për t'u krijuar.
Rruga drejt MIF-it ekzistues file (5)	—	Shkruani vendndodhjen dhe file emri i ekzistuesit .mif file keni ndërmend të shtoni në.
vazhdoi…

1. Ky parametër është i disponueshëm vetëm kur aktivizohet Aktivizimi i rikonfigurimit dinamik të PLL.
2. Ky parametër është i disponueshëm vetëm kur krijoni MIF të ri File zgjidhet si Gjenerim MIF
   Opsioni.

   Parametri	Vlera juridike	Përshkrimi
   Aktivizo zhvendosjen dinamike të fazës për transmetimin MIF (3)	Ndizni ose Fikni	Aktivizoje për të ruajtur vetitë e zhvendosjes dinamike të fazës për rikonfigurimin e PLL.
   Zgjedhja e numëratorit DPS (6)	C0–C8, Të gjitha C, or M	Zgjedh numëruesin që t'i nënshtrohet zhvendosjes dinamike të fazës. M është numëruesi i reagimit dhe C është numëruesi pas shkallës.
   Numri i ndërrimeve dinamike të fazës (6)	1–7	Zgjedh numrin e rritjeve të zhvendosjes së fazës. Madhësia e një rritjeje të vetme të zhvendosjes fazore është e barabartë me 1/8 e periudhës VCO. Vlera e paracaktuar është 1.
   Drejtimi dinamik i zhvendosjes së fazës (6)	Pozitive or Negative	Përcakton drejtimin dinamik të zhvendosjes së fazës për të ruajtur në PLL MIF.

3. Ky parametër është i disponueshëm vetëm kur shtoni konfigurimin në MIF ekzistues File zgjidhet si Opsioni i Gjenerimit MIF

Parametrat thelbësorë të IP të IOPLL - Skeda e Parametrave të Avancuar

Tabela 5. Parametrat bazë të IP të IOPLL – Parametrat e avancuar Tab

Parametri	Vlera juridike	Përshkrimi
Parametrat e avancuar	—	Shfaq një tabelë të cilësimeve fizike të PLL që do të zbatohen bazuar në të dhënat tuaja.

Përshkrimi funksional

• Një PLL I/O është një sistem kontrolli i frekuencës që gjeneron një orë dalëse duke u sinkronizuar me një orë hyrëse. PLL krahason diferencën e fazës midis sinjalit hyrës dhe sinjalit dalës të një voltagoshilator e-kontrolluar (VCO) dhe më pas kryen sinkronizimin e fazës për të mbajtur një kënd konstant fazor (kyç) në frekuencën e sinjalit hyrës ose referencës. Sinkronizimi ose cikli i reagimit negativ i sistemit detyron PLL të bllokohet në fazë.
• Ju mund t'i konfiguroni PLL si shumëzues frekuence, ndarës, demodulues, gjeneratorë gjurmues ose qarqe të rikuperimit të orës. Ju mund të përdorni PLL për të gjeneruar frekuenca të qëndrueshme, për të rikuperuar sinjale nga një kanal komunikimi i zhurmshëm ose për të shpërndarë sinjalet e orës në të gjithë dizajnin tuaj.

Blloqet e ndërtimit të një PLL

Blloqet kryesore të I/O PLL janë detektori i frekuencës së fazës (PFD), pompa e ngarkimit, filtri i ciklit, VCO dhe numëruesit, të tillë si një numërues reagimesh (M), një numërues i shkallës paraprake (N) dhe numërues pas shkallës (C). Arkitektura PLL varet nga pajisja që përdorni në dizajnin tuaj.

Ky parametër është i disponueshëm vetëm kur është i aktivizuar Aktivizimi i zhvendosjes dinamike të fazës për transmetimin MIF.

Arkitekturë tipike I/O PLL

• Termat e mëposhtëm përdoren zakonisht për të përshkruar sjelljen e një PLL:
  Koha e bllokimit PLL—i njohur gjithashtu si koha e marrjes së PLL. Koha e kyçjes PLL është koha që PLL të arrijë marrëdhënien e frekuencës dhe fazës së synuar pas ndezjes, pas një ndryshimi të programuar të frekuencës së daljes ose pas një rivendosjeje të PLL. Shënim: Softueri i simulimit nuk modelon një kohë realiste bllokimi PLL. Simulimi tregon një kohë bllokimi jorealisht të shpejtë. Për specifikimin aktual të kohës së bllokimit, referojuni fletës së të dhënave të pajisjes.
• Rezolucioni PLL - vlera minimale e rritjes së frekuencës së një VCO PLL. Numri i biteve në numëruesit M dhe N përcakton vlerën e rezolucionit PLL.
• PLL sampnorma le - FREF sampfrekuenca ling e nevojshme për të kryer korrigjimin e fazës dhe frekuencës në PLL. PLL sampnorma është fREF /N.

Bllokimi PLL

Kyçja PLL varet nga dy sinjalet hyrëse në detektorin e frekuencës së fazës. Sinjali i bllokimit është një dalje asinkrone e PLL-ve. Numri i cikleve të kërkuara për të mbyllur sinjalin e bllokimit varet nga ora e hyrjes PLL e cila aktivizon qarkun me bllokim të portës. Ndani kohën maksimale të bllokimit të PLL me periudhën e orës hyrëse PLL për të llogaritur numrin e cikleve të orës që kërkohen për të mbyllur sinjalin e kyçjes.

Mënyrat e funksionimit

Bërthama IP IOPLL mbështet gjashtë mënyra të ndryshme reagimi të orës. Çdo modalitet lejon shumëzimin dhe ndarjen e orës, zhvendosjen e fazës dhe programimin e ciklit të punës.

Orët e daljes

• Bërthama IP e IOPLL mund të gjenerojë deri në nëntë sinjale të daljes së orës. Sinjalet e daljes së orës së gjeneruar akordojnë bërthamën ose blloqet e jashtme jashtë bërthamës.
• Mund të përdorni sinjalin e rivendosjes për të rivendosur vlerën e orës së daljes në 0 dhe për të çaktivizuar orët e daljes PLL.
• Çdo orë e daljes ka një sërë cilësimesh të kërkuara ku mund të specifikoni vlerat e dëshiruara për frekuencën e daljes, zhvendosjen e fazës dhe ciklin e punës. Cilësimet e dëshiruara janë cilësimet që dëshironi të zbatoni në dizajnin tuaj.
• Vlerat aktuale për frekuencën, zhvendosjen e fazës dhe ciklin e punës janë cilësimet më të afërta (përafërsia më e mirë e cilësimeve të dëshiruara) që mund të zbatohen në qarkun PLL.

Ndërrimi i orës së referencës

Veçoria e kalimit të orës së referencës lejon që PLL të kalojë midis dy orëve të hyrjes referencë. Përdoreni këtë veçori për tepricën e orës ose për një aplikacion të domenit të orës së dyfishtë, si p.sh. në një sistem. Sistemi mund të ndezë një orë të tepërt nëse ora kryesore ndalon së punuari.
Duke përdorur funksionin e kalimit të orës së referencës, mund të specifikoni frekuencën për orën e dytë të hyrjes dhe të zgjidhni modalitetin dhe vonesën për kalimin.

Zbulimi i humbjes së orës dhe blloku i kalimit të orës së referencës ka funksionet e mëposhtme:

• Monitoron statusin e orës së referencës. Nëse ora e referencës dështon, ora kalon automatikisht në një burim të hyrjes rezervë të orës. Ora përditëson statusin e sinjaleve clkbad dhe activeclk për të sinjalizuar ngjarjen.
• Ndryshon orën e referencës përpara dhe mbrapa midis dy frekuencave të ndryshme. Përdorni sinjalin e ndërprerësit për të kontrolluar manualisht veprimin e ndërprerësit. Pasi të ndodhë një kalim, PLL mund të humbasë bllokimin përkohësisht dhe të kalojë në procesin e llogaritjes.

PLL-në-PLL Cascading

Nëse kaskadoni PLL-të në dizajnin tuaj, burimi (në rrjedhën e sipërme) PLL duhet të ketë një cilësim me gjerësi të ulët brezi, ndërsa destinacioni (në rrjedhën e poshtme) PLL duhet të ketë një cilësim me gjerësi të lartë bande. Gjatë kaskadimit, dalja e burimit PLL shërben si orë referencë (hyrje) e PLL destinacion. Cilësimet e gjerësisë së brezit të PLL-ve të kaskadës duhet të jenë të ndryshme. Nëse cilësimet e gjerësisë së brezit të PLL-ve të kaskadës janë të njëjta, PLL-të e kaskaduara mund të amplift zhurmën e fazës në frekuenca të caktuara. Burimi i orës hyrëse adjplin përdoret për ndër-kaskadimin ndërmjet PLL-ve fraksionale të thyera.

Portet

Tabela 6. Portat Core IP të IOPLL

Parametri	Lloji	gjendja	Përshkrimi
reflektoj	Input	E detyrueshme	Burimi i orës së referencës që drejton PLL I/O.
e para	Input	E detyrueshme	Porta e rivendosjes asinkrone për orët e daljes. Drejtojeni këtë port lart për të rivendosur të gjitha orët e daljes në vlerën 0. Duhet ta lidhni këtë portë me sinjalin e kontrollit të përdoruesit.
fbclk	Input	Fakultative	Porta e hyrjes së reagimit të jashtëm për PLL I/O. Bërthama IP e IOPLL krijon këtë port kur I/O PLL funksionon në modalitetin e reagimit të jashtëm ose në modalitetin e tamponit me vonesë zero. Për të përfunduar ciklin e reagimit, një lidhje në nivel bordi duhet të lidhë portën fbclk dhe portën e daljes së orës së jashtme të I/O PLL.
fboutclk	Prodhimi	Fakultative	Porta që ushqen portën fbclk përmes qarkut mimic. Porta fboutclk është e disponueshme vetëm nëse PLL I/O është në modalitetin e reagimit të jashtëm.
zdbfbclk	Bidirekcionale	Fakultative	Porta me dy drejtime që lidhet me qarkun imitues. Kjo portë duhet të lidhet me një kunj dydrejtimëshe që vendoset në pinin e dedikuar të daljes me reagime pozitive të PLL I/O. Porta zdbfbclk është e disponueshme vetëm nëse PLL I/O është në modalitetin e tamponit me vonesë zero. Për të shmangur reflektimin e sinjalit kur përdorni modalitetin e tamponit me vonesë zero, mos vendosni gjurmë të tabelës në pinin I/O me dy drejtime.
mbyllur	Prodhimi	Fakultative	Bërthama IP e IOPLL e drejton këtë port lart kur PLL fiton bllokimin. Porti mbetet i lartë për sa kohë që IOPLL është i kyçur. I/O PLL pohon portën e kyçur kur fazat dhe frekuencat e orës së referencës dhe orës së reagimit janë
vazhdoi…

Parametri	Lloji	gjendja	Përshkrimi
			njëjtë ose brenda tolerancës së qarkut të kyçjes. Kur diferenca midis dy sinjaleve të orës tejkalon tolerancën e qarkut të bllokimit, PLL I/O humbet bllokimin.
refclk1	Input	Fakultative	Burimi i dytë i orës referencë që drejton funksionin I/O PLL për kalimin e orës.
ndërprerës	Input	Fakultative	Vendosni sinjalin e ndërprerësit të ulët (1'b0) për të paktën 3 cikle të orës për të ndërruar orën manualisht.
aktivclk	Prodhimi	Fakultative	Sinjali i daljes për të treguar se cili burim i orës referencë përdoret nga I/O PLL.
clkbad	Prodhimi	Fakultative	Sinjali i daljes që tregon se statusi i burimit të orës referuese është i mirë ose i keq.
kaskadë_jashtë	Prodhimi	Fakultative	Sinjali dalës që futet në PLL I/O në rrjedhën e poshtme.
adjplin	Input	Fakultative	Sinjali hyrës që ushqehet nga I/O PLL në rrjedhën e sipërme.
outclk_[]	Prodhimi	Fakultative	Ora dalëse nga I/O PLL.

Arkivat e Udhëzuesit të Përdoruesit të IOPLL Intel FPGA IP Core

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP

Versioni Core IP	Udhëzues përdorimi
17.0	Udhëzues përdoruesi i bazës së IP-së Altera I/O me fazë të kyçur
16.1	Udhëzues përdoruesi i bazës së IP-së Altera I/O me fazë të kyçur
16.0	Udhëzues përdoruesi i bazës së IP-së Altera I/O me fazë të kyçur
15.0	Udhëzues përdoruesi i bazës së IP-së Altera I/O me fazë të kyçur

Historia e Rishikimit të Dokumentit për Udhëzuesin e Përdoruesit IOPLL Intel FPGA Core IP

Versioni i dokumentit	Intel Quartus® Versioni kryesor	Ndryshimet
2019.06.24	18.1	Përditësuar përshkrimin për hyrjet e dedikuara të orës në Arkitekturë tipike I/O PLL diagrami.
2019.01.03	18.1	• Përditësuar Qasje në portën e daljes PLL LVDS_CLK/LOADEN parametër në Parametrat thelbësorë të IP të IOPLL - Skeda e cilësimeve tabela. • Përditësuar përshkrimin për portin zdbfbclk në Portet kryesore IP të IOPLL tabela.
2018.09.28	18.1	• Korrigjoi përshkrimin për ndërprerësin në Portet kryesore IP të IOPLL tabela. • Riemërtoi bërthamat e mëposhtme IP sipas riemërtimit të Intel: — Ndryshoi bërthamën IP Altera IOPLL në bërthamën IP të IOPLL Intel FPGA. — Ndryshoi bërthamën IP Altera PLL Reconfig në bërthamën IP të PLL Reconfig Intel FPGA. — Ndryshoi bërthamën IP Arria 10 FPLL në bërthamën IP të fPLL Intel Arria 10/Cyclone 10 FPGA.

Data	Versioni	Ndryshimet
Qershor 2017	2017.06.16	• Mbështetje e shtuar për pajisjet Intel Cyclone 10 GX. • Riemërtuar si Intel.
dhjetor 2016	2016.12.05	Përditësuar përshkrimin e portit të parë të bërthamës IP.
Qershor 2016	2016.06.23	• Parametrat bazë të IP-së së përditësuar – Tabela e skedës së cilësimeve. — Përditësoi përshkrimin për Ndërrimin manual dhe Ndërrimin automatik me parametrat e anashkalimit manual. Sinjali i kontrollit të kalimit të orës është aktiv i ulët. — U përditësua përshkrimi për parametrin e vonesës së kalimit. • Numëruesit e përcaktuar M dhe C për parametrin e përzgjedhjes së numëruesit DPS në Parametrat Core IP – Tabela e skedës së Rikonfigurimit Dinamik. • Ndryshoi emrin e portës së kalimit të orës nga clkswitch në extswitch në diagramin Typical I/O PLL Architecture.
maj 2016	2016.05.02	Parametrat bazë të IP-së së përditësuar – Tabela e skedës së rikonfigurimit dinamik.
maj 2015	2015.05.04	Përditësuar përshkrimin për Aktivizo qasjen te parametri i portës së daljes PLL LVDS_CLK/LOADEN në tabelën "Parametrat thelbësorë të IP" - "Settings". U shtua një lidhje në ndërfaqen e sinjalit ndërmjet tabelës Altera IOPLL dhe Altera LVDS SERDES IP në kapitullin "I/O" dhe "I/O me shpejtësi të lartë" në kapitullin "Pajisjet" Arria 10.
gusht 2014	2014.08.18	Lëshimi fillestar.

Dokumentet / Burimet

Intel UG-01155 IOPLL FPGA IP Core [pdfUdhëzuesi i përdoruesit UG-01155 IOPLL FPGA Core IP, UG-01155, IOPLL FPGA Core IP, FPGA IP Core

Referencat

• Manuali i Përdoruesit