intel UG-01155 IOPLL FPGA IP કોર વપરાશકર્તા માર્ગદર્શિકા

PLL કેસ્કેડીંગ મોડમાં અપસ્ટ્રીમ PLL સાથે કનેક્ટ થવા માટે અડીને આવેલા PLL (adjpllin) ઇનપુટને સપોર્ટ કરે છે.
મેમરી ઇનિશિયલાઇઝેશન જનરેટ કરે છે File (.mif) અને PLL dynamicVreconfiguration ને મંજૂરી આપે છે.

PLL ડાયનેમિક ફેઝ શિફ્ટને સપોર્ટ કરે છે.

સંબંધિત માહિતી

ઇન્ટેલ એફપીજીએ આઇપી કોરોનો પરિચય
Intel FPGA IP કોરો અને પેરામીટર એડિટર વિશે વધુ માહિતી પ્રદાન કરે છે.
પૃષ્ઠ 9 પર ઓપરેશન મોડ્સ

પૃષ્ઠ 10 પર આઉટપુટ ઘડિયાળો
પૃષ્ઠ 10 પર સંદર્ભ ઘડિયાળ સ્વિચઓવર

પૃષ્ઠ 11 પર PLL-ટુ-PLL કાસ્કેડિંગ
IOPLL Intel FPGA IP કોર વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ પૃષ્ઠ 12 પર

IOPLL Intel FPGA IP કોરના પાછલા સંસ્કરણો માટે વપરાશકર્તા માર્ગદર્શિકાઓની સૂચિ પ્રદાન કરે છે.

ઉપકરણ કુટુંબ આધાર

IOPLL IP કોર માત્ર Intel Arria 10 અને Intel Cyclone 10 GX ઉપકરણ પરિવારોને જ સપોર્ટ કરે છે.

IOPLL IP કોર પરિમાણો

IOPLL IP કોર પેરામીટર એડિટર IP કેટલોગની PLL શ્રેણીમાં દેખાય છે.

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
ઉપકરણ કુટુંબ	ઇન્ટેલ એરિયા 10, ઇન્ટેલ ચક્રવાત 10 GX	ઉપકરણ કુટુંબનો ઉલ્લેખ કરે છે.
ઘટક	—	લક્ષિત ઉપકરણનો ઉલ્લેખ કરે છે.
સ્પીડ ગ્રેડ	—	લક્ષિત ઉપકરણ માટે સ્પીડ ગ્રેડનો ઉલ્લેખ કરે છે.
PLL મોડ	પૂર્ણાંક-એન પી.એલ.એલ	IOPLL IP કોર માટે વપરાયેલ મોડનો ઉલ્લેખ કરે છે. માત્ર કાનૂની પસંદગી છે પૂર્ણાંક-N PLL. જો તમને અપૂર્ણાંક PLL ની જરૂર હોય, તો તમારે fPLL Intel Arria 10/Cyclone 10 FPGA IP કોરનો ઉપયોગ કરવો આવશ્યક છે.
સંદર્ભ ઘડિયાળ આવર્તન	—	MHz માં ઇનપુટ ઘડિયાળ, refclk માટે ઇનપુટ આવર્તન સ્પષ્ટ કરે છે. ડિફૉલ્ટ મૂલ્ય છે 100.0 MHz. ન્યૂનતમ અને મહત્તમ મૂલ્ય પસંદ કરેલ ઉપકરણ પર આધારિત છે.
લૉક કરેલ આઉટપુટ પોર્ટ સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	લૉક કરેલ પોર્ટને સક્ષમ કરવા માટે ચાલુ કરો.
ભૌતિક આઉટપુટ ઘડિયાળ પરિમાણો સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	ઇચ્છિત આઉટપુટ ઘડિયાળની આવર્તનનો ઉલ્લેખ કરવાને બદલે ભૌતિક PLL કાઉન્ટર પરિમાણો દાખલ કરવા માટે ચાલુ કરો.
ઓપરેશન મોડ	પ્રત્યક્ષ, બાહ્ય પ્રતિસાદ, સામાન્ય, સ્ત્રોત સિંક્રનસ, શૂન્ય વિલંબ બફર, અથવા એલવીડીએસ	PLL ની કામગીરી સ્પષ્ટ કરે છે. મૂળભૂત કામગીરી છે પ્રત્યક્ષ મોડ • જો તમે પસંદ કરો પ્રત્યક્ષ મોડમાં, PLL PLL આઉટપુટ પર શક્ય તેટલું નાનું જિટર ઉત્પન્ન કરવા માટે પ્રતિસાદ પાથની લંબાઈને ઘટાડે છે. PLL ઘડિયાળના ઇનપુટના સંદર્ભમાં PLL ની આંતરિક-ઘડિયાળ અને બાહ્ય-ઘડિયાળના આઉટપુટ તબક્કા-શિફ્ટ થાય છે. આ મોડમાં, PLL કોઈપણ ઘડિયાળ નેટવર્ક માટે વળતર આપતું નથી. • જો તમે પસંદ કરો સામાન્ય મોડ, PLL ઘડિયાળના આઉટપુટ દ્વારા ઉપયોગમાં લેવાતા આંતરિક ઘડિયાળ નેટવર્કના વિલંબ માટે વળતર આપે છે. જો PLL નો ઉપયોગ બાહ્ય ઘડિયાળ આઉટપુટ પિન ચલાવવા માટે પણ કરવામાં આવે છે, તો આઉટપુટ પિન પર સિગ્નલની અનુરૂપ તબક્કો શિફ્ટ થાય છે. • જો તમે પસંદ કરો સ્ત્રોત સિંક્રનસ મોડમાં, પિનથી I/O ઇનપુટ રજિસ્ટરમાં ઘડિયાળનો વિલંબ પિનથી I/O ઇનપુટ રજિસ્ટર સુધીના ડેટા વિલંબ સાથે મેળ ખાય છે. • જો તમે પસંદ કરો બાહ્ય પ્રતિસાદ મોડ, તમારે fbclk ઇનપુટ પોર્ટને ઇનપુટ પિન સાથે કનેક્ટ કરવું આવશ્યક છે. બોર્ડ-લેવલ કનેક્શન એ ઇનપુટ પિન અને બાહ્ય ઘડિયાળ આઉટપુટ પોર્ટ, fboutclk બંનેને કનેક્ટ કરવું આવશ્યક છે. fbclk પોર્ટ ઇનપુટ ઘડિયાળ સાથે સંરેખિત છે. • જો તમે પસંદ કરો શૂન્ય વિલંબ બફર મોડમાં, PLL એ બાહ્ય ઘડિયાળની આઉટપુટ પિન ફીડ કરવી જોઈએ અને તે પિન દ્વારા રજૂ કરવામાં આવેલા વિલંબની ભરપાઈ કરવી જોઈએ. પિન પર જોવામાં આવેલ સિગ્નલ ઇનપુટ ઘડિયાળ સાથે સિંક્રનાઇઝ થાય છે. PLL ઘડિયાળનું આઉટપુટ altbidir પોર્ટ સાથે જોડાય છે અને zdbfbclk ને આઉટપુટ પોર્ટ તરીકે ચલાવે છે. જો PLL આંતરિક ઘડિયાળ નેટવર્કને પણ ચલાવે છે, તો તે નેટવર્કનું અનુરૂપ તબક્કો શિફ્ટ થાય છે. • જો તમે પસંદ કરો એલવીડીએસ મોડ, આંતરિક SERDES કેપ્ચર રજિસ્ટરમાં પિનનો સમાન ડેટા અને ઘડિયાળનો સમય સંબંધ જાળવવામાં આવે છે. મોડ LVDS ઘડિયાળ નેટવર્કમાં વિલંબ માટે વળતર આપે છે, અને ડેટા પિન અને ઘડિયાળના ઇનપુટ પિન વચ્ચે SERDES કેપ્ચર રજિસ્ટર પાથ માટે.
ઘડિયાળોની સંખ્યા	1–9	PLL ડિઝાઇનમાં દરેક ઉપકરણ માટે જરૂરી આઉટપુટ ઘડિયાળોની સંખ્યાનો ઉલ્લેખ કરે છે. પસંદ કરેલ ઘડિયાળોની સંખ્યાના આધારે આઉટપુટ ફ્રીક્વન્સી, ફેઝ શિફ્ટ અને ડ્યુટી સાયકલ માટે વિનંતી કરેલ સેટિંગ્સ બતાવવામાં આવે છે.
VCO આવર્તન સ્પષ્ટ કરો	ચાલુ કરો અથવા બંધ કરો	તમને VCO આવર્તનને ઉલ્લેખિત મૂલ્ય સુધી પ્રતિબંધિત કરવાની મંજૂરી આપે છે. LVDS બાહ્ય મોડ માટે PLL બનાવતી વખતે આ ઉપયોગી છે, અથવા જો ચોક્કસ ડાયનેમિક ફેઝ શિફ્ટ સ્ટેપ સાઇઝ ઇચ્છિત હોય.
*ચાલુ રાખ્યું…*

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
VCO આવર્તન (1)	—	• ક્યારે ભૌતિક આઉટપુટ ઘડિયાળ પરિમાણો સક્ષમ કરો ચાલુ છે- માટેના મૂલ્યોના આધારે VCO આવર્તન દર્શાવે છે સંદર્ભ ઘડિયાળ આવર્તન, ગુણાકાર પરિબળ (M-કાઉન્ટર), અને વિભાજન પરિબળ (N-કાઉન્ટર). • ક્યારે ભૌતિક આઉટપુટ ઘડિયાળ પરિમાણો સક્ષમ કરો બંધ છે- તમને VCO આવર્તન માટે વિનંતી કરેલ મૂલ્યનો ઉલ્લેખ કરવાની મંજૂરી આપે છે. ડિફૉલ્ટ મૂલ્ય છે 600.0 MHz.
ઘડિયાળને વૈશ્વિક નામ આપો	ચાલુ કરો અથવા બંધ કરો	તમને આઉટપુટ ઘડિયાળનું નામ બદલવાની મંજૂરી આપે છે.
ઘડિયાળનું નામ	—	સિનોપ્સિસ ડિઝાઇન કન્સ્ટ્રેઇન્ટ્સ (SDC) માટે વપરાશકર્તા ઘડિયાળનું નામ.
ઇચ્છિત આવર્તન	—	MHz માં અનુરૂપ આઉટપુટ ક્લોક પોર્ટ, outclk[]ની આઉટપુટ ક્લોક આવર્તનનો ઉલ્લેખ કરે છે. ડિફૉલ્ટ મૂલ્ય છે 100.0 MHz. ન્યૂનતમ અને મહત્તમ મૂલ્યો વપરાયેલ ઉપકરણ પર આધારિત છે. PLL માત્ર પ્રથમ છ દશાંશ સ્થાનો પરના અંકો વાંચે છે.
વાસ્તવિક આવર્તન	—	તમને પ્રાપ્ય ફ્રીક્વન્સીઝની સૂચિમાંથી વાસ્તવિક આઉટપુટ ઘડિયાળની આવર્તન પસંદ કરવાની મંજૂરી આપે છે. ડિફૉલ્ટ મૂલ્ય ઇચ્છિત આવર્તનની સૌથી નજીકની પ્રાપ્ત કરી શકાય તેવી આવર્તન છે.
તબક્કો શિફ્ટ એકમો	ps or ડિગ્રી	સંબંધિત આઉટપુટ ક્લોક પોર્ટ માટે ફેઝ શિફ્ટ યુનિટનો ઉલ્લેખ કરે છે, outclk[], picoseconds (ps) અથવા ડિગ્રીમાં.
ઇચ્છિત તબક્કો શિફ્ટ	—	તબક્કા શિફ્ટ માટે વિનંતી કરેલ મૂલ્યનો ઉલ્લેખ કરે છે. ડિફૉલ્ટ મૂલ્ય છે 0 પી.એસ..
વાસ્તવિક તબક્કો શિફ્ટ	—	તમને પ્રાપ્ત કરી શકાય તેવા તબક્કા શિફ્ટ મૂલ્યોની સૂચિમાંથી વાસ્તવિક તબક્કો શિફ્ટ પસંદ કરવાની મંજૂરી આપે છે. ડિફૉલ્ટ મૂલ્ય એ ઇચ્છિત તબક્કાની શિફ્ટમાં સૌથી નજીકની પ્રાપ્ત કરી શકાય તેવી ફેઝ શિફ્ટ છે.
ઇચ્છિત ડ્યુટી સાયકલ	0.0–100.0	ફરજ ચક્ર માટે વિનંતી કરેલ મૂલ્યનો ઉલ્લેખ કરે છે. ડિફૉલ્ટ મૂલ્ય છે 50.0%.
વાસ્તવિક ફરજ ચક્ર	—	તમને પ્રાપ્ય ફરજ ચક્ર મૂલ્યોની સૂચિમાંથી વાસ્તવિક ફરજ ચક્ર પસંદ કરવાની મંજૂરી આપે છે. ડિફૉલ્ટ મૂલ્ય ઇચ્છિત ડ્યુટી ચક્રની સૌથી નજીકની પ્રાપ્ત કરી શકાય તેવી ડ્યુટી સાયકલ છે.
ગુણાકાર પરિબળ (M-કાઉન્ટર) (2)	4–511	M-કાઉન્ટરના ગુણાકાર પરિબળને સ્પષ્ટ કરે છે. M કાઉન્ટરની કાનૂની શ્રેણી 4–511 છે. જો કે, લઘુત્તમ કાનૂની PFD આવર્તન અને મહત્તમ કાનૂની VCO આવર્તન પરના નિયંત્રણો અસરકારક M કાઉન્ટર શ્રેણીને 4-160 સુધી મર્યાદિત કરે છે.
વિભાજન પરિબળ (N-કાઉન્ટર) (2)	1–511	N-કાઉન્ટરનું વિભાજન પરિબળ સ્પષ્ટ કરે છે. N કાઉન્ટરની કાનૂની શ્રેણી 1–511 છે. જો કે, ન્યૂનતમ કાનૂની PFD આવર્તન પરના નિયંત્રણો N કાઉન્ટરની અસરકારક શ્રેણીને 1–80 સુધી મર્યાદિત કરે છે.
વિભાજન પરિબળ (C-કાઉન્ટર) (2)	1–511	આઉટપુટ ઘડિયાળ (C-કાઉન્ટર) માટે વિભાજન પરિબળ સ્પષ્ટ કરે છે.

આ પરિમાણ માત્ર ત્યારે જ ઉપલબ્ધ છે જ્યારે ભૌતિક આઉટપુટ ઘડિયાળ પરિમાણોને સક્ષમ કરો બંધ હોય.

આ પરિમાણ માત્ર ત્યારે જ ઉપલબ્ધ છે જ્યારે ભૌતિક આઉટપુટ ઘડિયાળના પરિમાણો ચાલુ હોય.

IOPLL IP કોર પરિમાણો - સેટિંગ્સ ટેબ

કોષ્ટક 2. IOPLL IP કોર પરિમાણો – સેટિંગ્સ ટેબ

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
PLL બેન્ડવિડ્થ પ્રીસેટ	નીચું, મધ્યમ, અથવા ઉચ્ચ	PLL બેન્ડવિડ્થ પ્રીસેટ સેટિંગનો ઉલ્લેખ કરે છે. મૂળભૂત પસંદગી છે નીચું.
PLL ઓટો રીસેટ	ચાલુ કરો અથવા બંધ કરો	લોક ગુમાવવા પર PLL ને આપમેળે સ્વ-રીસેટ કરે છે.
બીજું ઇનપુટ clk 'refclk1' બનાવો	ચાલુ કરો અથવા બંધ કરો	તમારી પીએલએલ સાથે જોડાયેલ બેકઅપ ઘડિયાળ પ્રદાન કરવા માટે ચાલુ કરો જે તમારી મૂળ સંદર્ભ ઘડિયાળ સાથે સ્વિચ કરી શકે.
બીજી સંદર્ભ ઘડિયાળ આવર્તન	—	બીજા ઇનપુટ ઘડિયાળ સિગ્નલની આવર્તન પસંદ કરે છે. ડિફૉલ્ટ મૂલ્ય છે 100.0 MHz. ન્યૂનતમ અને મહત્તમ મૂલ્ય વપરાયેલ ઉપકરણ પર આધારિત છે.
ઉપયોગમાં લેવાતી ઇનપુટ ઘડિયાળ દર્શાવવા માટે એક 'active_clk' સિગ્નલ બનાવો	ચાલુ કરો અથવા બંધ કરો	Activeclk આઉટપુટ બનાવવા માટે ચાલુ કરો. Activeclk આઉટપુટ ઇનપુટ ઘડિયાળ સૂચવે છે જે PLL દ્વારા ઉપયોગમાં લેવાય છે. આઉટપુટ સિગ્નલ ઓછું દર્શાવે છે refclk અને આઉટપુટ સિગ્નલ ઊંચું refclk1 સૂચવે છે.
દરેક ઇનપુટ ઘડિયાળો માટે 'clkbad' સિગ્નલ બનાવો	ચાલુ કરો અથવા બંધ કરો	બે clkbad આઉટપુટ બનાવવા માટે ચાલુ કરો, દરેક ઇનપુટ ઘડિયાળ માટે એક. આઉટપુટ સિગ્નલ ઓછું સૂચવે છે કે ઘડિયાળ કામ કરી રહી છે અને આઉટપુટ સિગ્નલ ઊંચું સૂચવે છે કે ઘડિયાળ કામ કરી રહી નથી.
સ્વિચઓવર મોડ	આપોઆપ સ્વિચઓવર, મેન્યુઅલ સ્વિચઓવર, અથવા મેન્યુઅલ ઓવરરાઇડ સાથે સ્વચાલિત સ્વિચઓવર	ડિઝાઇન એપ્લિકેશન માટે સ્વિચઓવર મોડનો ઉલ્લેખ કરે છે. IP ત્રણ સ્વિચઓવર મોડને સપોર્ટ કરે છે: • જો તમે પસંદ કરો આપોઆપ સ્વિચઓવર મોડ, PLL સર્કિટરી પસંદ કરેલ સંદર્ભ ઘડિયાળનું નિરીક્ષણ કરે છે. જો એક ઘડિયાળ બંધ થઈ જાય, તો સર્કિટ થોડા ઘડિયાળના ચક્રમાં આપમેળે બેકઅપ ઘડિયાળ પર સ્વિચ કરે છે અને સ્ટેટસ સિગ્નલો, clkbad અને activeclk અપડેટ કરે છે. • જો તમે પસંદ કરો મેન્યુઅલ સ્વિચઓવર મોડ, જ્યારે કંટ્રોલ સિગ્નલ, એક્સ્ટસ્વિચ, લોજિક હાઈથી લોજિક લોમાં બદલાય છે અને ઓછામાં ઓછા ત્રણ ઘડિયાળ ચક્ર માટે નીચું રહે છે, ત્યારે ઇનપુટ ઘડિયાળ બીજી ઘડિયાળ પર સ્વિચ કરે છે. એક્સ્ટસ્વિચ FPGA કોર લોજિક અથવા ઇનપુટ પિનમાંથી જનરેટ કરી શકાય છે. • જો તમે પસંદ કરો મેન્યુઅલ ઓવરરાઇડ સાથે સ્વચાલિત સ્વિચઓવર મોડ, જ્યારે એક્સ્ટસ્વિચ સિગ્નલ ઓછું હોય છે, ત્યારે તે સ્વચાલિત સ્વિચ કાર્યને ઓવરરાઇડ કરે છે. જ્યાં સુધી એક્સ્ટસ્વિચ ઓછી રહે છે, ત્યાં સુધી વધુ સ્વિચઓવર ક્રિયા અવરોધિત છે. આ મોડને પસંદ કરવા માટે, તમારા બે ઘડિયાળના સ્ત્રોતો ચાલતા હોવા જોઈએ અને બે ઘડિયાળોની આવર્તન 20% થી વધુ અલગ ન હોઈ શકે. જો બંને ઘડિયાળો સમાન આવર્તન પર ન હોય, પરંતુ તેમના સમયગાળાનો તફાવત 20% ની અંદર હોય, તો ઘડિયાળના નુકશાનની તપાસ બ્લોક ખોવાયેલી ઘડિયાળને શોધી શકે છે. PLL ઘડિયાળ ઇનપુટ સ્વિચઓવર પછી PLL મોટે ભાગે લોકમાંથી બહાર નીકળી જાય છે અને ફરીથી લોક થવા માટે સમયની જરૂર છે.
સ્વિચઓવર વિલંબ	0–7	સ્વિચઓવર પ્રક્રિયામાં ચોક્કસ માત્રામાં ચક્ર વિલંબ ઉમેરે છે. ડિફૉલ્ટ મૂલ્ય 0 છે.
PLL LVDS_CLK/ LOADEN આઉટપુટ પોર્ટની ઍક્સેસ	અક્ષમ, LVDS_CLK/ સક્ષમ કરો લોડન 0, અથવા LVDS_CLK/ સક્ષમ કરો લોડન 0 અને 1	પસંદ કરો LVDS_CLK/LOADEN 0 સક્ષમ કરો or LVDS_CLK/ LOADEN 0 અને 1 સક્ષમ કરો PLL lvds_clk ને સક્ષમ કરવા અથવા આઉટપુટ પોર્ટ લોડ કરવા માટે. જો PLL બાહ્ય PLL સાથે LVDS SERDES બ્લોક ફીડ કરે તો આ પરિમાણને સક્ષમ કરે છે. LVDS બંદરો સાથે I/O PLL outclk પોર્ટનો ઉપયોગ કરતી વખતે, outclk[0..3] નો ઉપયોગ lvds_clk[0,1] અને લોડન[0,1] પોર્ટ માટે થાય છે, outclk4 નો ઉપયોગ coreclk પોર્ટ માટે થઈ શકે છે.
PLL DPA આઉટપુટ પોર્ટની ઍક્સેસ સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	PLL DPA આઉટપુટ પોર્ટને સક્ષમ કરવા માટે ચાલુ કરો.
*ચાલુ રાખ્યું…*

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
PLL બાહ્ય ઘડિયાળ આઉટપુટ પોર્ટની ઍક્સેસ સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	PLL બાહ્ય ઘડિયાળ આઉટપુટ પોર્ટને સક્ષમ કરવા માટે ચાલુ કરો.
extclk_out[0] સ્ત્રોત તરીકે કયા outclk નો ઉપયોગ કરવો તે સ્પષ્ટ કરે છે	C0 – C8	extclk_out[0] સ્ત્રોત તરીકે ઉપયોગ કરવા માટેના outclk પોર્ટનો ઉલ્લેખ કરે છે.
extclk_out[1] સ્ત્રોત તરીકે કયા outclk નો ઉપયોગ કરવો તે સ્પષ્ટ કરે છે	C0 – C8	extclk_out[1] સ્ત્રોત તરીકે ઉપયોગ કરવા માટેના outclk પોર્ટનો ઉલ્લેખ કરે છે.

કેસ્કેડીંગ ટેબ

કોષ્ટક 3. IOPLL IP કોર પેરામીટર્સ – કેસ્કેડીંગ ટેબ3

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
ડાઉનસ્ટ્રીમ PLL સાથે જોડાવા માટે 'કાસ્કેડ આઉટ' સિગ્નલ બનાવો	ચાલુ કરો અથવા બંધ કરો	cascade_out પોર્ટ બનાવવા માટે ચાલુ કરો, જે સૂચવે છે કે આ PLL સ્ત્રોત છે અને ગંતવ્ય (ડાઉનસ્ટ્રીમ) PLL સાથે જોડાય છે.
કેસ્કેડીંગ સ્ત્રોત તરીકે કયા outclk નો ઉપયોગ કરવો તે સ્પષ્ટ કરે છે	0–8	કેસ્કેડીંગ સ્ત્રોતનો ઉલ્લેખ કરે છે.
અપસ્ટ્રીમ PLL સાથે જોડાવા માટે adjpllin અથવા cclk સિગ્નલ બનાવો	ચાલુ કરો અથવા બંધ કરો	ઇનપુટ પોર્ટ બનાવવા માટે ચાલુ કરો, જે સૂચવે છે કે આ PLL એક ગંતવ્ય છે અને સ્ત્રોત (અપસ્ટ્રીમ) PLL સાથે જોડાય છે.

ડાયનેમિક પુનઃરૂપરેખાંકન ટેબ

કોષ્ટક 4. IOPLL IP કોર પેરામીટર્સ – ડાયનેમિક પુનઃરૂપરેખાંકન ટેબ

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
PLL ના ગતિશીલ પુનઃરૂપરેખાંકનને સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	આ PLL ના ગતિશીલ પુનઃરૂપરેખાંકનને સક્ષમ કરો (PLL Reconfig Intel FPGA IP કોર સાથે જોડાણમાં).
ડાયનેમિક ફેઝ શિફ્ટ પોર્ટની ઍક્સેસ સક્ષમ કરો	ચાલુ કરો અથવા બંધ કરો	PLL સાથે ડાયનેમિક ફેઝ શિફ્ટ ઈન્ટરફેસને સક્ષમ કરો.
MIF જનરેશન વિકલ્પ (3)	જનરેટ કરો નવું MIF File, હાલની MIF માં રૂપરેખાંકન ઉમેરો File, અને MIF બનાવો File IP જનરેશન દરમિયાન	કાં તો નવું .mif બનાવો file I/O PLL નું વર્તમાન રૂપરેખાંકન સમાવે છે, અથવા આ રૂપરેખાંકનને હાલના .mif માં ઉમેરો file. તમે આ .mif નો ઉપયોગ કરી શકો છો file I/O PLL ને તેની વર્તમાન સેટિંગ્સમાં પુનઃરૂપરેખાંકિત કરવા માટે ગતિશીલ પુનઃરૂપરેખાંકન દરમિયાન.
નવા MIF નો પાથ file (4)	—	સ્થાન દાખલ કરો અને file નવા .mif નું નામ file બનાવવાનું છે.
હાલની MIF નો પાથ file (5)	—	સ્થાન દાખલ કરો અને file હાલના .mif નું નામ file તમે ઉમેરવા માંગો છો.
*ચાલુ રાખ્યું…*

આ પરિમાણ ફક્ત ત્યારે જ ઉપલબ્ધ છે જ્યારે PLL નું ગતિશીલ પુનઃરૂપરેખાંકન ચાલુ હોય.

આ પરિમાણ ત્યારે જ ઉપલબ્ધ છે જ્યારે નવું MIF જનરેટ કરો File MIF જનરેશન તરીકે પસંદ કરેલ છે
વિકલ્પ.

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
MIF સ્ટ્રીમિંગ માટે ડાયનેમિક ફેઝ શિફ્ટ સક્ષમ કરો (3)	ચાલુ કરો અથવા બંધ કરો	PLL પુનઃરૂપરેખાંકન માટે ડાયનેમિક ફેઝ શિફ્ટ પ્રોપર્ટીઝ સ્ટોર કરવા માટે ચાલુ કરો.
ડીપીએસ કાઉન્ટર પસંદગી (6)	C0–C8, બધા સી, or M	ડાયનેમિક ફેઝ શિફ્ટમાંથી પસાર થવા માટે કાઉન્ટર પસંદ કરે છે. M એ ફીડબેક કાઉન્ટર છે અને C એ પોસ્ટ-સ્કેલ કાઉન્ટર્સ છે.
ડાયનેમિક ફેઝ શિફ્ટ્સની સંખ્યા (6)	1–7	ફેઝ શિફ્ટ ઇન્ક્રીમેન્ટની સંખ્યા પસંદ કરે છે. સિંગલ ફેઝ શિફ્ટ ઇન્ક્રીમેન્ટનું કદ VCO સમયગાળાના 1/8 જેટલું છે. ડિફૉલ્ટ મૂલ્ય છે 1.
ડાયનેમિક ફેઝ શિફ્ટ દિશા (6)	સકારાત્મક or નકારાત્મક	PLL MIF માં સ્ટોર કરવા માટે ડાયનેમિક ફેઝ શિફ્ટ દિશા નિર્ધારિત કરે છે.

આ પરિમાણ માત્ર ત્યારે જ ઉપલબ્ધ છે જ્યારે હાલની MIF માં રૂપરેખાંકન ઉમેરો File MIF જનરેશન વિકલ્પ તરીકે પસંદ કરેલ છે

IOPLL IP કોર પેરામીટર્સ – એડવાન્સ્ડ પેરામીટર્સ ટેબ

કોષ્ટક 5. IOPLL IP કોર પેરામીટર્સ – એડવાન્સ્ડ પેરામીટર્સ ટેબ

પરિમાણ	કાનૂની મૂલ્ય	વર્ણન
અદ્યતન પરિમાણો	—	ભૌતિક PLL સેટિંગ્સનું કોષ્ટક દર્શાવે છે જે તમારા ઇનપુટના આધારે અમલમાં આવશે.

કાર્યાત્મક વર્ણન

I/O PLL એ ફ્રીક્વન્સી-કંટ્રોલ સિસ્ટમ છે જે ઈનપુટ ઘડિયાળ સાથે સિંક્રનાઇઝ કરીને આઉટપુટ ઘડિયાળ જનરેટ કરે છે. PLL ઇનપુટ સિગ્નલ અને વોલ્યુમના આઉટપુટ સિગ્નલ વચ્ચેના તબક્કાના તફાવતની તુલના કરે છેtagઇ-નિયંત્રિત ઓસિલેટર (VCO) અને પછી ઇનપુટ અથવા સંદર્ભ સિગ્નલની આવર્તન પર સતત તબક્કા કોણ (લોક) જાળવવા માટે તબક્કા સિંક્રનાઇઝેશન કરે છે. સિસ્ટમનું સિંક્રોનાઇઝેશન અથવા નેગેટિવ ફીડબેક લૂપ PLL ને ફેઝ-લૉક કરવાની ફરજ પાડે છે.
તમે PLL ને ફ્રીક્વન્સી મલ્ટિપ્લાયર્સ, ડિવાઈડર, ડિમોડ્યુલેટર, ટ્રેકિંગ જનરેટર અથવા ક્લોક રિકવરી સર્કિટ તરીકે ગોઠવી શકો છો. તમે PLL નો ઉપયોગ સ્થિર ફ્રીક્વન્સીઝ જનરેટ કરવા, ઘોંઘાટીયા સંચાર ચેનલમાંથી સિગ્નલ પુનઃપ્રાપ્ત કરવા અથવા તમારી સમગ્ર ડિઝાઇનમાં ઘડિયાળ સિગ્નલ વિતરિત કરવા માટે કરી શકો છો.

PLL ના બિલ્ડીંગ બ્લોક્સ

I/O PLL ના મુખ્ય બ્લોક્સ ફેઝ ફ્રીક્વન્સી ડિટેક્ટર (PFD), ચાર્જ પંપ, લૂપ ફિલ્ટર, VCO અને કાઉન્ટર્સ છે, જેમ કે ફીડબેક કાઉન્ટર (M), પ્રી-સ્કેલ કાઉન્ટર (N), અને પોસ્ટ- સ્કેલ કાઉન્ટર્સ (C). PLL આર્કિટેક્ચર તમે તમારી ડિઝાઇનમાં જે ઉપકરણનો ઉપયોગ કરો છો તેના પર આધાર રાખે છે.

આ પરિમાણ માત્ર ત્યારે જ ઉપલબ્ધ છે જ્યારે MIF સ્ટ્રીમિંગ માટે ડાયનેમિક ફેઝ શિફ્ટ ચાલુ હોય.

લાક્ષણિક I/O PLL આર્કિટેક્ચર

નીચેના શબ્દોનો ઉપયોગ સામાન્ય રીતે પીએલએલના વર્તનનું વર્ણન કરવા માટે થાય છે:
PLL લૉક ટાઈમ - જેને PLL એક્વિઝિશન ટાઈમ તરીકે પણ ઓળખવામાં આવે છે. PLL લોક સમય એ PLL માટે પાવર-અપ પછી, પ્રોગ્રામ કરેલ આઉટપુટ ફ્રીક્વન્સી ફેરફાર પછી અથવા PLL રીસેટ પછી લક્ષ્ય આવર્તન અને તબક્કા સંબંધ પ્રાપ્ત કરવાનો સમય છે. નોંધ: સિમ્યુલેશન સૉફ્ટવેર વાસ્તવિક PLL લૉક સમયનું મોડેલ કરતું નથી. સિમ્યુલેશન અવાસ્તવિક રીતે ઝડપી લોક સમય દર્શાવે છે. વાસ્તવિક લોક સમય સ્પષ્ટીકરણ માટે, ઉપકરણ ડેટાશીટનો સંદર્ભ લો.
PLL રિઝોલ્યુશન - PLL VCO નું ન્યૂનતમ આવર્તન વૃદ્ધિ મૂલ્ય. M અને N કાઉન્ટર્સમાં બિટ્સની સંખ્યા PLL રિઝોલ્યુશન મૂલ્ય નક્કી કરે છે.
પીએલએલ એસample રેટ—The FREF sampPLL માં તબક્કો અને આવર્તન સુધારણા કરવા માટે જરૂરી ling આવર્તન. પીએલએલ એસample દર fREF/N છે.

પીએલએલ લોક

PLL લોક ફેઝ ફ્રીક્વન્સી ડિટેક્ટરમાં બે ઇનપુટ સિગ્નલો પર આધારિત છે. લોક સિગ્નલ એ પીએલએલનું અસુમેળ આઉટપુટ છે. લૉક સિગ્નલને ગેટ કરવા માટે જરૂરી ચક્રોની સંખ્યા PLL ઇનપુટ ઘડિયાળ પર આધારિત છે જે ગેટ-લૉક સર્કિટરીને ઘડિયાળો આપે છે. લૉક સિગ્નલને ગેટ કરવા માટે જરૂરી ઘડિયાળ ચક્રની સંખ્યાની ગણતરી કરવા માટે PLL ઇનપુટ ઘડિયાળના સમયગાળા દ્વારા PLL ના મહત્તમ લોક સમયને વિભાજીત કરો.

ઓપરેશન મોડ્સ

IOPLL IP કોર છ અલગ-અલગ ક્લોક ફીડબેક મોડને સપોર્ટ કરે છે. દરેક મોડ ઘડિયાળના ગુણાકાર અને ભાગાકાર, તબક્કા સ્થળાંતર અને ડ્યુટી-સાયકલ પ્રોગ્રામિંગને મંજૂરી આપે છે.

આઉટપુટ ઘડિયાળો

IOPLL IP કોર નવ ઘડિયાળ આઉટપુટ સિગ્નલ જનરેટ કરી શકે છે. જનરેટ કરેલ ઘડિયાળ આઉટપુટ સિગ્નલ કોર અથવા કોરની બહારના બાહ્ય બ્લોક્સને ઘડિયાળ બનાવે છે.
તમે આઉટપુટ ઘડિયાળના મૂલ્યને 0 પર રીસેટ કરવા અને PLL આઉટપુટ ઘડિયાળોને અક્ષમ કરવા માટે રીસેટ સિગ્નલનો ઉપયોગ કરી શકો છો.
દરેક આઉટપુટ ઘડિયાળમાં વિનંતી કરેલ સેટિંગ્સનો સમૂહ હોય છે જ્યાં તમે આઉટપુટ ફ્રીક્વન્સી, ફેઝ શિફ્ટ અને ડ્યુટી સાયકલ માટે ઇચ્છિત મૂલ્યોનો ઉલ્લેખ કરી શકો છો. ઇચ્છિત સેટિંગ્સ એ સેટિંગ્સ છે જે તમે તમારી ડિઝાઇનમાં અમલમાં મૂકવા માંગો છો.

ફ્રીક્વન્સી, ફેઝ શિફ્ટ અને ડ્યુટી સાઇકલ માટેના વાસ્તવિક મૂલ્યો એ સૌથી નજીકના સેટિંગ છે (ઇચ્છિત સેટિંગના શ્રેષ્ઠ અંદાજ) જે PLL સર્કિટમાં લાગુ કરી શકાય છે.

સંદર્ભ ઘડિયાળ સ્વિચઓવર

સંદર્ભ ઘડિયાળ સ્વિચઓવર લક્ષણ PLL ને બે સંદર્ભ ઇનપુટ ઘડિયાળો વચ્ચે સ્વિચ કરવાની મંજૂરી આપે છે. ઘડિયાળની નિરર્થકતા માટે અથવા સિસ્ટમમાં ડ્યુઅલ ક્લોક ડોમેન એપ્લિકેશન માટે આ સુવિધાનો ઉપયોગ કરો. જો પ્રાથમિક ઘડિયાળ ચાલવાનું બંધ કરે તો સિસ્ટમ રીડન્ડન્ટ ઘડિયાળ ચાલુ કરી શકે છે.
સંદર્ભ ઘડિયાળ સ્વિચઓવર સુવિધાનો ઉપયોગ કરીને, તમે બીજી ઇનપુટ ઘડિયાળ માટે આવર્તન સ્પષ્ટ કરી શકો છો, અને સ્વિચઓવર માટે મોડ અને વિલંબ પસંદ કરી શકો છો.

ઘડિયાળના નુકશાનની શોધ અને સંદર્ભ ઘડિયાળ સ્વિચઓવર બ્લોકમાં નીચેના કાર્યો છે:

સંદર્ભ ઘડિયાળની સ્થિતિનું નિરીક્ષણ કરે છે. જો સંદર્ભ ઘડિયાળ નિષ્ફળ જાય, તો ઘડિયાળ આપમેળે બેકઅપ ઘડિયાળ ઇનપુટ સ્ત્રોત પર સ્વિચ કરે છે. ઘટનાની ચેતવણી આપવા માટે ઘડિયાળ clkbad અને activeclk સિગ્નલોની સ્થિતિ અપડેટ કરે છે.
સંદર્ભ ઘડિયાળને બે અલગ-અલગ ફ્રીક્વન્સી વચ્ચે આગળ-પાછળ સ્વિચ કરે છે. સ્વિચ ક્રિયાને મેન્યુઅલી નિયંત્રિત કરવા માટે extswitch સિગ્નલનો ઉપયોગ કરો. સ્વિચઓવર થયા પછી, PLL અસ્થાયી રૂપે લોક ગુમાવી શકે છે અને ગણતરી પ્રક્રિયામાંથી પસાર થઈ શકે છે.

PLL-ટુ-PLL કાસ્કેડિંગ

જો તમે તમારી ડિઝાઇનમાં PLL ને કાસ્કેડ કરો છો, તો સ્રોત (અપસ્ટ્રીમ) PLL પાસે લોબેન્ડવિડ્થ સેટિંગ હોવું આવશ્યક છે, જ્યારે ગંતવ્ય (ડાઉનસ્ટ્રીમ) PLL પાસે હાઇબેન્ડવિડ્થ સેટિંગ હોવું આવશ્યક છે. કેસ્કેડીંગ દરમિયાન, સ્ત્રોત PLL નું આઉટપુટ ગંતવ્ય PLL ના સંદર્ભ ઘડિયાળ (ઈનપુટ) તરીકે કામ કરે છે. કાસ્કેડ PLL ની બેન્ડવિડ્થ સેટિંગ્સ અલગ હોવી આવશ્યક છે. જો કેસ્કેડેડ PLL ની બેન્ડવિડ્થ સેટિંગ્સ સમાન હોય, તો કાસ્કેડ PLL ampચોક્કસ ફ્રીક્વન્સીઝ પર લાઇફ ફેઝ નોઇઝ. એડજપ્લિન ઇનપુટ ઘડિયાળ સ્ત્રોતનો ઉપયોગ ફ્રેક્ચરેબલ ફ્રેક્શનલ પીએલએલ વચ્ચે ઇન્ટર-કેસ્કેડીંગ માટે થાય છે.

બંદરો

કોષ્ટક 6. IOPLL IP કોર પોર્ટ્સ

પરિમાણ	પ્રકાર	શરત	વર્ણન
refclk	ઇનપુટ	જરૂરી છે	સંદર્ભ ઘડિયાળનો સ્ત્રોત જે I/O PLL ને ચલાવે છે.
પ્રથમ	ઇનપુટ	જરૂરી છે	આઉટપુટ ઘડિયાળો માટે અસુમેળ રીસેટ પોર્ટ. તમામ આઉટપુટ ઘડિયાળોને 0 ના મૂલ્ય પર રીસેટ કરવા માટે આ પોર્ટને ઊંચો ચલાવો. તમારે આ પોર્ટને વપરાશકર્તા નિયંત્રણ સિગ્નલ સાથે કનેક્ટ કરવું આવશ્યક છે.
fbclk	ઇનપુટ	વૈકલ્પિક	I/O PLL માટે બાહ્ય પ્રતિસાદ ઇનપુટ પોર્ટ. જ્યારે I/O PLL બાહ્ય પ્રતિસાદ મોડ અથવા શૂન્ય-વિલંબ બફર મોડમાં કાર્યરત હોય ત્યારે IOPLL IP કોર આ પોર્ટ બનાવે છે. ફીડબેક લૂપ પૂર્ણ કરવા માટે, બોર્ડ-લેવલ કનેક્શનને fbclk પોર્ટ અને I/O PLL ના બાહ્ય ઘડિયાળ આઉટપુટ પોર્ટને કનેક્ટ કરવું આવશ્યક છે.
fboutclk	આઉટપુટ	વૈકલ્પિક	પોર્ટ જે મિમિક સર્કિટરી દ્વારા fbclk પોર્ટને ફીડ કરે છે. જો I/O PLL બાહ્ય પ્રતિસાદ મોડમાં હોય તો જ fboutclk પોર્ટ ઉપલબ્ધ છે.
zdbfbclk	દ્વિપક્ષીય	વૈકલ્પિક	દ્વિદિશ પોર્ટ કે જે મિમિક સર્કિટરી સાથે જોડાય છે. આ પોર્ટને દ્વિદિશ પિન સાથે કનેક્ટ કરવું આવશ્યક છે જે I/O PLL ના સકારાત્મક પ્રતિસાદ સમર્પિત આઉટપુટ પિન પર મૂકવામાં આવે છે. જો I/O PLL શૂન્ય-વિલંબ બફર મોડમાં હોય તો જ zdbfbclk પોર્ટ ઉપલબ્ધ છે. શૂન્ય-વિલંબ બફર મોડનો ઉપયોગ કરતી વખતે સિગ્નલના પ્રતિબિંબને ટાળવા માટે, બાયડાયરેક્શનલ I/O પિન પર બોર્ડના નિશાનો ન મૂકો.
લૉક	આઉટપુટ	વૈકલ્પિક	જ્યારે PLL લૉક મેળવે છે ત્યારે IOPLL IP કોર આ પોર્ટને ઊંચો લઈ જાય છે. જ્યાં સુધી IOPLL લોક છે ત્યાં સુધી પોર્ટ ઉંચુ રહે છે. જ્યારે સંદર્ભ ઘડિયાળ અને પ્રતિસાદ ઘડિયાળના તબક્કાઓ અને ફ્રીક્વન્સીઝ
*ચાલુ રાખ્યું…*

પરિમાણ	પ્રકાર	શરત	વર્ણન
			સમાન અથવા લોક સર્કિટ સહિષ્ણુતાની અંદર. જ્યારે બે ઘડિયાળના સંકેતો વચ્ચેનો તફાવત લોક સર્કિટ સહિષ્ણુતા કરતાં વધી જાય છે, ત્યારે I/O PLL લોક ગુમાવે છે.
refclk1	ઇનપુટ	વૈકલ્પિક	બીજો સંદર્ભ ઘડિયાળ સ્ત્રોત કે જે ઘડિયાળ સ્વિચઓવર સુવિધા માટે I/O PLL ચલાવે છે.
extswitch	ઇનપુટ	વૈકલ્પિક	ઘડિયાળને મેન્યુઅલી સ્વિચ કરવા માટે ઓછામાં ઓછા 1 ઘડિયાળ ચક્ર માટે એક્સ્ટસ્વિચ સિગ્નલ લો (0'b3) પર ભાર મૂકવો.
એક્ટિવક્લ	આઉટપુટ	વૈકલ્પિક	I/O PLL દ્વારા કયા સંદર્ભ ઘડિયાળનો સ્ત્રોત ઉપયોગમાં લેવાય છે તે દર્શાવવા માટે આઉટપુટ સિગ્નલ.
clkbad	આઉટપુટ	વૈકલ્પિક	આઉટપુટ સિગ્નલ જે સંદર્ભ ઘડિયાળના સ્ત્રોતની સ્થિતિ સારી કે ખરાબ છે તે દર્શાવે છે.
કાસ્કેડ_આઉટ	આઉટપુટ	વૈકલ્પિક	આઉટપુટ સિગ્નલ જે ડાઉનસ્ટ્રીમ I/O PLL માં ફીડ કરે છે.
adjpllin	ઇનપુટ	વૈકલ્પિક	ઇનપુટ સિગ્નલ જે અપસ્ટ્રીમ I/O PLL થી ફીડ કરે છે.
outclk_[]	આઉટપુટ	વૈકલ્પિક	I/O PLL માંથી આઉટપુટ ઘડિયાળ.

IOPLL ઇન્ટેલ FPGA IP કોર વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે

IP કોર સંસ્કરણ	વપરાશકર્તા માર્ગદર્શિકા
17.0	Altera I/O ફેઝ-લોક્ડ લૂપ (Altera IOPLL) IP કોર વપરાશકર્તા માર્ગદર્શિકા
16.1	Altera I/O ફેઝ-લોક્ડ લૂપ (Altera IOPLL) IP કોર વપરાશકર્તા માર્ગદર્શિકા
16.0	Altera I/O ફેઝ-લોક્ડ લૂપ (Altera IOPLL) IP કોર વપરાશકર્તા માર્ગદર્શિકા
15.0	Altera I/O ફેઝ-લોક્ડ લૂપ (Altera IOPLL) IP કોર વપરાશકર્તા માર્ગદર્શિકા

IOPLL Intel FPGA IP કોર વપરાશકર્તા માર્ગદર્શિકા માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ® પ્રાઇમ વર્ઝન	ફેરફારો
2019.06.24	18.1	માં સમર્પિત ઘડિયાળના ઇનપુટ્સ માટે વર્ણન અપડેટ કર્યું લાક્ષણિક I/O PLL આર્કિટેક્ચર રેખાકૃતિ
2019.01.03	18.1	• અપડેટ કરેલ PLL LVDS_CLK/LOADEN આઉટપુટ પોર્ટની ઍક્સેસ માં પરિમાણ IOPLL IP કોર પરિમાણો - સેટિંગ્સ ટેબ ટેબલ • માં zdbfbclk પોર્ટ માટે વર્ણન અપડેટ કર્યું IOPLL IP કોર પોર્ટ્સ ટેબલ
2018.09.28	18.1	• માં extswitch માટેનું વર્ણન સુધાર્યું IOPLL IP કોર પોર્ટ્સ ટેબલ • Intel રિબ્રાન્ડિંગ મુજબ નીચેના IP કોરોનું નામ બદલ્યું: — Altera IOPLL IP કોરને IOPLL Intel FPGA IP કોરમાં બદલ્યો. — Altera PLL Reconfig IP કોરને PLL Reconfig Intel FPGA IP કોરમાં બદલ્યો. — Arria 10 FPLL IP કોરને fPLL Intel Arria 10/Cyclone 10 FPGA IP કોરમાં બદલ્યો.

તારીખ	સંસ્કરણ	ફેરફારો
જૂન 2017	2017.06.16	• Intel Cyclone 10 GX ઉપકરણો માટે સમર્થન ઉમેર્યું. • ઇન્ટેલ તરીકે પુનઃબ્રાંડેડ.
ડિસેમ્બર 2016	2016.12.05	IP કોરના પ્રથમ પોર્ટનું વર્ણન અપડેટ કર્યું.
જૂન 2016	2016.06.23	• અપડેટ કરેલ IP કોર પેરામીટર્સ - સેટિંગ્સ ટેબ ટેબલ. - મેન્યુઅલ ઓવરરાઇડ પરિમાણો સાથે મેન્યુઅલ સ્વિચઓવર અને સ્વચાલિત સ્વિચઓવર માટેનું વર્ણન અપડેટ કર્યું. ઘડિયાળ સ્વીચઓવર નિયંત્રણ સિગ્નલ સક્રિય નીચું છે. - સ્વિચઓવર વિલંબ પરિમાણ માટેનું વર્ણન અપડેટ કર્યું. • IP કોર પેરામીટર્સમાં DPS કાઉન્ટર સિલેક્શન પેરામીટર માટે વ્યાખ્યાયિત M અને C કાઉન્ટર્સ - ડાયનેમિક રિકોન્ફિગરેશન ટેબ ટેબલ. • લાક્ષણિક I/O PLL આર્કિટેક્ચર ડાયાગ્રામમાં ઘડિયાળ સ્વિચઓવર પોર્ટનું નામ clkswitch થી extswitch માં બદલ્યું.
મે 2016	2016.05.02	અપડેટ કરેલ IP કોર પેરામીટર્સ - ડાયનેમિક પુનઃરૂપરેખાંકન ટેબ ટેબલ.
મે 2015	2015.05.04	IP કોર પેરામીટર - સેટિંગ્સ ટેબ ટેબલમાં PLL LVDS_CLK/LOADEN આઉટપુટ પોર્ટ પેરામીટરની ઍક્સેસ સક્ષમ કરવા માટેનું વર્ણન અપડેટ કર્યું. Arria 10 ઉપકરણો પ્રકરણમાં I/O અને હાઇ સ્પીડ I/O માં Altera IOPLL અને Altera LVDS SERDES IP કોરો ટેબલ વચ્ચે સિગ્નલ ઇન્ટરફેસની લિંક ઉમેરી.
ઓગસ્ટ 2014	2014.08.18	પ્રારંભિક પ્રકાશન.

દસ્તાવેજો / સંસાધનો

intel UG-01155 IOPLL FPGA IP કોર [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
UG-01155 IOPLL FPGA IP કોર, UG-01155, IOPLL FPGA IP કોર, FPGA IP કોર

સંદર્ભો

વપરાશકર્તા માર્ગદર્શિકા

intel UG-01155 IOPLL FPGA IP કોર

IOPLL Intel® FPGA IP કોર વપરાશકર્તા માર્ગદર્શિકા