intel UG-01155 IOPLL FPGA IP Core
Nohavaozina ho an'ny Intel® Quartus® Prime Design Suite: 18.1
IOPLL Intel® FPGA IP Core User Guide
Ny IOPLL Intel® FPGA IP core dia ahafahanao manamboatra ny firafitry ny Intel Arria® 10 sy Intel Cyclone® 10 GX I/O PLL.
IOPLL IP core dia manohana ireto endri-javatra manaraka ireto:
- Manohana fomba fanehoan-kevitry ny famantaranandro enina: mivantana, fanehoan-kevitra ivelany, mahazatra, loharano synchronous, buffer fanemorana aotra ary fomba LVDS.
- Mamokatra famantarana famoahana famantaranandro hatramin'ny sivy ho an'ny fitaovana Intel Arria 10 sy Intel CycloneM 10 GX.
- Mifamadika eo anelanelan'ny famantaranandro fampidirana reference roa.
- Manohana ny fampidirana PLL (adjpllin) mifanakaiky hifandraisana amin'ny PLL ambony amin'ny maodely cascading PLL.
- Mamorona ny Memory Initialization File (.mif) ary mamela ny PLL dynamicVreconfiguration.
- Manohana ny fiovan'ny dingana mavitrika PLL.
Fampahafantarana mifandraika
- Fampidirana ny Intel FPGA IP Cores
Manome fampahalalana bebe kokoa momba ny Intel FPGA IP cores sy ny tonian-dahatsoratra. - Fomba fiasa amin'ny pejy 9
- Famantaranandro mivoaka eo amin'ny pejy faha-10
- Reference Clock Switchover amin'ny pejy 10
- PLL-to-PLL Cascading amin'ny pejy 11
- IOPLL Intel FPGA IP Core Guide Archives amin'ny pejy 12
Manome lisitry ny mpitari-dalana ho an'ny dikan-teny teo aloha an'ny IOPLL Intel FPGA IP core.
Fanohanana ny fianakaviana fitaovana
Ny IOPLL IP core dia tsy manohana afa-tsy ny fianakaviana fitaovana Intel Arria 10 sy Intel Cyclone 10 GX.
IOPLL IP Core Parameters
Ny tonian-dahatsoratra fototra IOPLL IP dia hita ao amin'ny sokajy PLL amin'ny Catalog IP.
| fikirana | Sanda ara-dalàna | Description |
| Fianakaviana fitaovana | Intel Arria 10, Intel
Cyclone 10 GX |
Manondro ny fianakaviamben'ny fitaovana. |
| singa fototra | — | Mamaritra ny fitaovana kendrena. |
| Kilasy haingam-pandeha | — | Mamaritra ny naoty hafainganam-pandeha ho an'ny fitaovana kendrena. |
| Fomba PLL | Integer-N PLL | Mamaritra ny fomba ampiasaina amin'ny IOPLL IP core. Ny hany safidy ara-dalàna dia Integer-N PLL. Raha mila PLL fractional ianao dia tsy maintsy mampiasa ny fPLL Intel Arria 10/Cyclone 10 FPGA IP core. |
| Fanondroana famantaranandro matetika | — | Mamaritra ny fatran'ny fampidirana ho an'ny famantaranandro fampidirana, refclk, amin'ny MHz. Ny sanda default dia 100.0 MHz. Ny sanda kely indrindra sy ambony indrindra dia miankina amin'ny fitaovana voafantina. |
| Alefaso ny Port Output voahidy | Alefaso na vonoy | Ampidiro ny seranana mihidy. |
| Alefaso ny masontsivana famantaranandro mivoaka ara-batana | Alefaso na vonoy | Ampidiro ny masontsivana mifanandrify PLL ara-batana fa tsy mamaritra ny famantaranandro mivoaka. |
| Fomba fiasa | mivantana, fanehoan-kevitra ivelany, ara-dalàna, loharano synchronous, aotra fahatarana buffer, na lvds | Mamaritra ny fiasan'ny PLL. Ny fandidiana default dia mivantana
fomba. • Raha misafidy ny mivantana Ny fomba, ny PLL dia manamaivana ny halavan'ny lalan'ny fanehoan-kevitra mba hamokarana jitter kely indrindra amin'ny famoahana PLL. Amin'ity fomba ity, ny PLL dia tsy manonitra ny tambajotra famantaranandro. • Raha misafidy ny ara-dalàna fomba, ny PLL dia manonitra ny fahataran'ny tambajotra famantaranandro anatiny ampiasain'ny famoahana famantaranandro. Raha ny PLL koa dia ampiasaina amin'ny fampandehanana ny famantaranandro ivelany tsimatra, dia misy fiovana dingana mifanaraka amin'ny famantarana eo amin'ny Output Pin. • Raha misafidy ny loharano synchronous fomba, ny fanemoran'ny famantaranandro avy amin'ny pin mankany amin'ny rejisitra fampidirana I/O dia mifanandrify amin'ny fahatarana ny data avy amin'ny pin mankany amin'ny rejisitra fampidirana I/O. • Raha misafidy ny fanehoan-kevitra ivelany fomba, dia tsy maintsy mampifandray ny fbclk seranan-tsambo ho any amin'ny fampidirana pin. Ny fifandraisana eo amin'ny solaitrabe dia tsy maintsy mampifandray ny pin fampidirana sy ny seranan-tsambo fivoahana famantaranandro ivelany, fboutclk. Ny seranan-tsambo fbclk dia mifanaraka amin'ny famantaranandro fampidirana. • Raha misafidy ny aotra fahatarana buffer fomba, ny PLL dia tsy maintsy mamahana tsima-pamokarana famantaranandro ivelany ary manonitra ny fahatarana nampidirin'io pin io. Ny famantarana hita eo amin'ny pin dia arindra amin'ny famantaranandro fampidirana. Ny famoahana famantaranandro PLL dia mifandray amin'ny seranan-tsambo altbidir ary mitondra zdbfbclk ho seranana mivoaka. Raha ny PLL ihany koa no mitondra ny tambajotra famantaranandro anatiny, dia misy fiovaovan'ny dingana mifanaraka amin'io tambajotra io. • Raha misafidy ny lvds fomba, ny angona sy ny famantaranandro fifandraisana fifandraisana amin'ny tsimatra ao amin'ny anatiny SERDES rejistra fisamborana dia tazonina. Ny maodely dia manonitra ny fahatarana amin'ny tamba-jotra famantaranandro LVDS, ary eo anelanelan'ny pin data sy pin fampidirana famantaranandro mankany amin'ny làlan'ny fisoratana anarana SERDES. |
| Isan'ny famantaranandro | 1–9 | Mamaritra ny isan'ny famantaranandro mivoaka ilaina amin'ny fitaovana tsirairay ao amin'ny famolavolana PLL. Aseho mifototra amin'ny isan'ny famantaranandro nofantenana ireo fanovana nangatahana ho an'ny fatran'ny fivoahana, ny fiovan'ny dingana ary ny tsingerin'ny adidy. |
| Lazao ny Frequency VCO | Alefaso na vonoy | Mamela anao hametra ny fatran'ny VCO amin'ny sanda voafaritra. Tena ilaina izany rehefa mamorona PLL ho an'ny maody ivelany LVDS, na raha tiana ny haben'ny dingan'ny dingana mavitrika. |
| nitohy… | ||
| fikirana | Sanda ara-dalàna | Description |
| VCO Frequency (1) | — | • Rahoviana Alefaso ny masontsivana famantaranandro mivoaka ara-batana dia alefa— mampiseho ny fatran'ny VCO mifototra amin'ny sandany Fanondroana famantaranandro matetika, Antony maro (M-Counter), ary Divide Factor (N-Counter).
• Rahoviana Alefaso ny masontsivana famantaranandro mivoaka ara-batana dia vonoina— mamela anao hamaritra ny sanda takiana amin'ny fatran'ny VCO. Ny sanda default dia 600.0 MHz. |
| Omeo anarana maneran-tany ny famantaranandro | Alefaso na vonoy | Mamela anao hanova anarana ny anaran'ny famantaranandro mivoaka. |
| Anaran'ny famantaranandro | — | Ny anaran'ny famantaranandro mpampiasa ho an'ny Synopsis Design Constraints (SDC). |
| Faniriana matetika | — | Mamaritra ny famantaran'ny famantaranandro mivoaka amin'ny seranana famantaranandro mivoaka mifanandrify, outclk[], amin'ny MHz. Ny sanda default dia 100.0 MHz. Ny sanda kely indrindra sy ambony indrindra dia miankina amin'ny fitaovana ampiasaina. Ny PLL dia mamaky ny isa amin'ny toerana enina voalohany ihany. |
| Frequency tena izy | — | Mamela anao hisafidy ny tena famantaranandro mivoaka avy amin'ny lisitr'ireo frequence azo tratrarina. Ny sandan'ny default dia ny matetika azo tratrarina akaiky indrindra amin'ny matetika irina. |
| Fiovan'ny Phase Units | ps or fiakarana | Mamaritra ny vondrona fifindran'ny dingana ho an'ny seranan-tsambo famantaranandro mivoaka mifanaraka aminy,
outclk [], amin'ny picoseconds (ps) na degre. |
| Fanodinana dingana tiana | — | Mamaritra ny sanda takiana amin'ny fifindran'ny dingana. Ny sanda default dia
0 hp. |
| Famindrana dingana tena izy | — | Mamela anao hisafidy ny fifindran'ny dingana tena izy avy amin'ny lisitry ny sandan'ny fiovan'ny dingana azo tratrarina. Ny sandan'ny default dia ny fiovan'ny dingana azo tanterahina akaiky indrindra amin'ny fiovan'ny dingana tiana. |
| Tsingerina adidy irina | 0.0–100.0 | Mamaritra ny sanda takiana amin'ny tsingerin'ny adidy. Ny sanda default dia
50.0%. |
| Cycle adidy tena izy | — | Mamela anao hisafidy ny tena tsingerin'ny adidy avy amin'ny lisitry ny sandan'ny tsingerin'ny adidy azo tratrarina. Ny sandan'ny default dia ny tsingerina adidy azo tanterahina akaiky indrindra amin'ny tsingerin'ny adidy irina. |
| Antony maro (M-Counter)
(2) |
4–511 | Manondro ny fampitomboana ny M-counter.
Ny elanelana ara-dalàna amin'ny kaontera M dia 4–511. Na izany aza, ny fameperana ny habetsan'ny PFD ara-dalàna ambany indrindra sy ny fatran'ny VCO ara-dalàna ambony indrindra dia mametra ny elanelana M mahomby ho 4–160. |
| Divide Factor (N-Counter) (2) | 1–511 | Mamaritra ny anton'ny fisarahana amin'ny N-counter.
Ny elanelana ara-dalàna amin'ny counter N dia 1–511. Na izany aza, ny famerana ny famerana PFD ara-dalàna ambany indrindra dia mametra ny elanelana mahomby amin'ny counter N ho 1–80. |
| Divide Factor (C-Counter) (2) | 1–511 | Mamaritra ny anton'ny fisarahana amin'ny famantaranandro mivoaka (C-counter). |
- Ity mari-pamantarana ity dia tsy misy afa-tsy rehefa vonoina ny masontsivana famantaranandro famantaranandro fizika.
- Ity mari-pamantarana ity dia tsy misy afa-tsy rehefa mandeha ny masontsivana famantaranandro famantaranandro mivoaka ara-batana.
IOPLL IP Core Parameters - Tab Settings
Tabilao 2. IOPLL IP Core Parameters - Tab Settings
| fikirana | Sanda ara-dalàna | Description |
| PLL Bandwidth Preset | IVA, SALASALANY, na Avo | Manondro ny fandrindrana preset bandwidth PLL. Ny safidy default dia
IVA. |
| PLL Auto Reset | Alefaso na vonoy | Mamerina ho azy ny PLL amin'ny fahaverezan'ny hidin-trano. |
| Mamorona fampidirana faharoa clk 'refclk1' | Alefaso na vonoy | Ampidiro mba hanomezana famantaranandro backup mipetaka amin'ny PLL-nao izay afaka mifamadika amin'ny famantaranandro fanondroanao tany am-boalohany. |
| Famantaranandro Fanondroana faharoa | — | Mifidy ny fatran'ny famantarana famantarana famantaranandro fanindroany. Ny sanda default dia 100.0 MHz. Ny sanda kely indrindra sy ambony indrindra dia miankina amin'ny fitaovana ampiasaina. |
| Mamorona famantarana 'active_clk' hanondro ny famantaranandro fampiasa ampiasaina | Alefaso na vonoy | Ampidiro ny famoronana ny output activeclk. Ny vokatra activeclk dia manondro ny famantaranandro fampidirana izay ampiasain'ny PLL. Ny famantarana ambany dia manondro refclk ary ny mari-pamantarana avo dia manondro refclk1. |
| Mamorona famantarana 'clkbad' ho an'ny famantaranandro fidirana tsirairay | Alefaso na vonoy | Alefaso mba hamoronana vokatra clkbad roa, iray isaky ny famantaranandro fampidirana. Ny mari-pamantarana mivoaka ambany dia manondro fa mandeha ny famantaranandro ary ny famantarana avo dia manondro fa tsy mandeha ny famantaranandro. |
| Fomba famadihana | Automatic Switchover, Manual Switchover, na Automatic Switchover miaraka amin'ny Manual Override | Mamaritra ny fomba famadihana ho an'ny fampiharana famolavolana. Ny IP dia manohana fomba fiasa telo:
• Raha misafidy ny Automatic Switchover fomba, ny circuitry PLL dia manara-maso ny famantaranandro fanondro voafantina. Raha mijanona ny famantaranandro iray, dia mandeha ho azy amin'ny famantaranandro backup ao anatin'ny tsingerin'ny famantaranandro vitsivitsy ny faritra ary manavao ny mari-pamantarana, clkbad ary activeclk. • Raha misafidy ny Manual Switchover fomba, rehefa miova ny famantarana famantarana, extswitch, avy amin'ny lojika ambony mankany amin'ny lojika ambany, ary mijanona ho ambany mandritra ny tsingerin'ny famantaranandro telo farafahakeliny, ny famantaranandro fampidirana dia mivadika amin'ny famantaranandro hafa. Ny extswitch dia azo avy amin'ny lojika fototra FPGA na pin fampidirana. • Raha misafidy ianao Automatic Switchover miaraka amin'ny Manual Override fomba, rehefa ambany ny famantarana extswitch, dia manafoana ny fiasan'ny switch mandeha ho azy. Raha mbola ambany ny extswitch dia voasakana ny hetsika famadihana fanampiny. Mba hisafidianana an'io fomba io dia tsy maintsy mandeha ny loharanon'ny famantaranandro roa anao ary tsy tokony hihoatra ny 20% ny fatran'ny famantaranandro roa. Raha toa ka tsy mitovy matetika ny famantaranandro roa, fa ao anatin'ny 20% ny fahasamihafan'ny vanim-potoanan'izy ireo, dia afaka mamantatra ny famantaranandro very ny sakana famantarana ny fahaverezan'ny famantaranandro. Ny PLL dia azo inoana fa miala amin'ny hidin-trano aorian'ny famarotana famantaranandro PLL ary mila fotoana hanidy indray. |
| Fanemorana ny Switchover | 0–7 | Manampy habetsan'ny fahataran'ny tsingerina manokana amin'ny fizotry ny fifandimbiasana. Ny sandan'ny default dia 0. |
| Fidirana amin'ny seranana famoahana PLL LVDS_CLK/ LOADEN | sembana, Alefaso ny LVDS_CLK/ LOADINA 0, na
Alefaso ny LVDS_CLK/ LOADEN 0 & 1 |
Select Alefaso ny LVDS_CLK/LOADEN 0 or Alefaso ny LVDS_CLK/ LOADEN 0 & 1 mba ahafahan'ny PLL lvds_clk na port output loaden. Alefaso ity paramètre ity raha toa ka mamahana sakana LVDS SERDES miaraka amin'ny PLL ivelany ny PLL.
Rehefa mampiasa ny I/O PLL outclk ports miaraka amin'ny LVDS ports, outclk[0..3] dia ampiasaina amin'ny lvds_clk[0,1] sy loaden[0,1] ports, outclk4 dia azo ampiasaina amin'ny coreclk ports. |
| Alefaso ny fidirana amin'ny seranana famoahana PLL DPA | Alefaso na vonoy | Ampidiro ny seranana famoahana PLL DPA. |
| nitohy… | ||
| fikirana | Sanda ara-dalàna | Description |
| Alefaso ny fidirana amin'ny seranana famoahana famantaranandro ivelany PLL | Alefaso na vonoy | Ampidiro ny seranana famoahana famantaranandro ivelany PLL. |
| Mamaritra izay outclk ampiasaina ho loharano extclk_out[0]. | C0 – C8 | Mamaritra ny seranan-tsambo outclk ampiasaina ho loharano extclk_out[0]. |
| Mamaritra izay outclk ampiasaina ho loharano extclk_out[1]. | C0 – C8 | Mamaritra ny seranan-tsambo outclk ampiasaina ho loharano extclk_out[1]. |
Cascading Tab
Tabilao 3. IOPLL IP Core Parameters - Cascading Tab3
| fikirana | Sanda ara-dalàna | Description |
| Mamorona famantarana 'cascade out' hifandraisana amin'ny PLL midina | Alefaso na vonoy | Ampidiro mba hamoronana ny seranan-tsambo cascade_out, izay manondro fa io PLL io dia loharano ary mifandray amin'ny toerana iray (ambany) PLL. |
| Mamaritra hoe iza no outclk ampiasaina ho loharano mi-cascade | 0–8 | Manondro ny loharano mikoriana. |
| Mamorona famantarana adjpllin na cclk hifandraisana amin'ny PLL ambony | Alefaso na vonoy | Ampidiro ny famoronana seranana fidirana, izay manondro fa ity PLL ity dia toerana iray ary mifandray amin'ny loharano iray (ambonimbony) PLL. |
Dynamic Reconfiguration Tab
Tabilao 4. IOPLL IP Core Parameters - Dynamic Reconfiguration Tab
| fikirana | Sanda ara-dalàna | Description |
| Alefaso ny fanavaozana mavitrika ny PLL | Alefaso na vonoy | Ampidiro ny fampandehanana ny fanavaozana mavitrika an'ity PLL ity (miaraka amin'ny PLL Reconfig Intel FPGA IP core). |
| Alefaso ny fidirana amin'ny seranan-tsambo dynamic phase shift | Alefaso na vonoy | Alefaso ny interface dynamic phase shift miaraka amin'ny PLL. |
| MIF Generation Option (3) | hiteraka Ny MIF File, Ampio Configuration amin'ny MIF efa misy File, ary Mamorona MIF File mandritra ny Generation IP | Na mamorona .mif vaovao file mirakitra ny firafitry ny I/O PLL amin'izao fotoana izao, na ampio amin'ny .mif efa misy io fikirakirana io file. Azonao ampiasaina ity .mif file mandritra ny fanamboarana dynamique hamerenana indray ny I/O PLL amin'ny fisie misy azy ankehitriny. |
| Lalana mankany amin'ny MIF vaovao file (4) | — | Ampidiro ny toerana ary file anaran'ny .mif vaovao file ho noforonina. |
| Lalana mankany amin'ny MIF efa misy file (5) | — | Ampidiro ny toerana ary file anaran'ny misy .mif file kasainao ampiana. |
| nitohy… | ||
- Ity parameter ity dia tsy misy afa-tsy rehefa mandeha ny Enable dynamic reconfiguration of PLL.
- Ity parameter ity dia tsy misy afa-tsy rehefa mamorona MIF vaovao File dia voafidy ho MIF Generation
Safidy.fikirana Sanda ara-dalàna Description Alefaso ny Dynamic Phase Shift ho an'ny MIF Streaming (3) Alefaso na vonoy Ampidiro ny fitehirizana fananana fifindran'ny dingana mavitrika ho an'ny fanavaozana PLL. DPS Counter Selection (6) C0–C8, C rehetra, or M
Mifidy ny kaontera handalo fiovàna dingana mavitrika. Ny M dia ny kaontera fanehoan-kevitra ary ny C dia ny kaontera post-scale. Isan'ny fiovan'ny dingana mavitrika (6) 1–7 Mifidy ny isan'ny fisondrotry ny dingana. Ny haben'ny fisondrotana dingana tokana dia mitovy amin'ny 1/8 amin'ny vanim-potoana VCO. Ny sanda default dia 1. Direction fifindran'ny dingana mavitrika (6) tsara or ratsy
Mamaritra ny toromarika fifindran'ny dingana mavitrika hitehirizana ao amin'ny PLL MIF. - Ity parameter ity dia tsy misy afa-tsy rehefa Add Configuration amin'ny MIF efa misy File dia voafidy ho MIF Generation Option
IOPLL IP Core Parameters – Advanced Parameters Tab
Tabilao 5. IOPLL IP Core Parameters – Advanced Parameters Tab
| fikirana | Sanda ara-dalàna | Description |
| Parametera mandroso | — | Mampiseho tabilao misy firafitry ny PLL ara-batana izay hampiharina amin'ny fampidiranao. |
Functional Description
- Ny I/O PLL dia rafitra fanaraha-maso matetika izay miteraka famantaranandro mivoaka amin'ny alàlan'ny fampifanarahana ny tenany amin'ny famantaranandro fidirana. Ny PLL dia mampitaha ny fahasamihafan'ny dingana eo amin'ny signal input sy ny signal output amin'ny voltage-controlled oscillator (VCO) ary avy eo dia manao ny fampifanarahana ny dingana mba hitazonana ny zoro dingana tsy tapaka (hidy) amin'ny fatran'ny fampidirana na famantarana famantarana. Manery ny PLL ho mihidy dingana ny fampifanarahana na tamberin'andraikitra ratsy amin'ny rafitra.
- Azonao atao ny manitsy ny PLL ho toy ny fampitomboana matetika, mpizara, demodulators, mpamorona fanaraha-maso, na faritra fanarenana famantaranandro. Azonao atao ny mampiasa PLL mba hamoronana frequence marin-toerana, hamerenana famantarana avy amin'ny fantsom-pifandraisana mitabataba, na hizara famantarana famantaranandro mandritra ny famolavolanao.
Ireo singa mifandraika amin'ny PLL
Ny sakana lehibe amin'ny I/O PLL dia ny fikandrana fatran'ny phase (PFD), ny paompy fiampangana, ny sivana loop, ny VCO, ary ny kaontera, toy ny kaontera feedback (M), ny kaontera mialoha (N), ary ny post- kajy mizana (C). Ny rafitra PLL dia miankina amin'ny fitaovana ampiasainao amin'ny famolavolanao.
Ity parameter ity dia tsy misy afa-tsy rehefa mandeha ny Enable Dynamic Phase Shift for MIF Streaming.
Architecture I/O PLL mahazatra
- Ireto teny manaraka ireto dia matetika ampiasaina hamaritana ny fihetsiky ny PLL:
Fotoan'ny fanakatonana PLL—fantatra ihany koa amin'ny hoe fotoana ahazoana PLL. Ny fotoan'ny fanakatonana PLL dia ny fotoana hahatongavan'ny PLL ny fifandraisana matetika sy ny dingana aorian'ny fampandehanana herinaratra, aorian'ny fiovan'ny fatran'ny vokatra voarindra, na aorian'ny famerenana ny PLL. Fanamarihana: Ny rindrambaiko simulation dia tsy manao modely amin'ny fotoana hidin'ny PLL tena izy. Ny simulation dia mampiseho fotoana hidin-trano haingana tsy araka ny tena izy. Ho an'ny tena fanondroana fotoana hidin-trano, jereo ny angon-drakitra fitaovana. - Fanapahan-kevitra PLL — ny sandan'ny fampiakarana matetika matetika an'ny PLL VCO. Ny isan'ny bits ao amin'ny M sy N counters dia mamaritra ny sandan'ny fanapahan-kevitra PLL.
- PLL sample rate—ny FREF sampling frequences ilaina hanatanterahana ny dingana sy ny fanitsiana matetika ao amin'ny PLL. Ny PLL sampNy tahan'ny dia fREF / N.
PLL Lock
Ny hidin'ny PLL dia miankina amin'ny famantarana famantarana roa ao amin'ny detector matetika. Ny famantarana hidin-trano dia vokatra asynchronous an'ny PLL. Ny isan'ny tsingerina takiana amin'ny vavahady famantarana hidin-trano dia miankina amin'ny famantaranandro fampidirana PLL izay famantaranandro ny circuitry gated-hidy. Zarao amin'ny vanim-potoanan'ny famantaranandro fampidirana PLL ny fotoana hidin-trano ambony indrindra amin'ny PLL mba hanombanana ny isan'ny tsingerin'ny famantaranandro ilaina amin'ny vavahadin'ny famantarana hidin-trano.
Operation Modes
Ny IOPLL IP core dia manohana ny fomba fanehoan-kevitry ny famantaranandro enina. Ny fomba tsirairay dia mamela ny fampitomboana ny famantaranandro sy ny fizarazarana, ny fiovan'ny dingana ary ny fandaharam-potoanan'ny adidy.
Famantaranandro mivoaka
- Ny IOPLL IP core dia afaka mamokatra famantarana famoahana famantaranandro sivy. Ny famantaran'ny famantaran'ny famantaranandro novokarina dia mametaka ny fotony na ny sakana ivelany ivelan'ny fotony.
- Azonao atao ny mampiasa ny mari-pamantarana reset mba hamerenana ny sandan'ny famantaranandro vokatra ho 0 ary hanafoana ny famantaranandro famoahana PLL.
- Ny famantaranandro mivoaka tsirairay dia manana andiana toe-javatra nangatahana izay ahafahanao mamaritra ny sanda irina ho an'ny fatran'ny fivoahana, ny fiovan'ny dingana ary ny tsingerin'ny adidy. Ny fika tianao dia ny fandrindrana tianao hampiharina amin'ny famolavolanao.
- Ny tena sanda ho an'ny matetika, ny fifindran'ny dingana, ary ny tsingerin'ny adidy dia ny toe-javatra akaiky indrindra (tombanana tsara indrindra amin'ny toe-javatra irina) izay azo ampiharina amin'ny faritra PLL.
Reference Clock Switchover
Ny endri-pamokarana famantaranandro fanondro dia ahafahan'ny PLL mifamadika eo anelanelan'ny famantaranandro fidirana roa. Ampiasao ity endri-javatra ity ho an'ny famerana ny famantaranandro, na ho an'ny fampiharana sehatra famantaranandro roa toy ny ao anaty rafitra. Ny rafitra dia afaka manetsika famantaranandro miverimberina raha mijanona tsy mandeha ny famantaranandro voalohany.
Amin'ny fampiasana ny endri-pamokarana famantaranandro fanondroana, azonao atao ny mamaritra ny matetika ho an'ny famantaranandro fanindroany faharoa, ary misafidy ny fomba sy ny fanemorana ny fifandimbiasana.
Ny famantaran'ny famantaranandro fatiantoka sy ny famantaranandro switchover block dia manana ireto fiasa manaraka ireto:
- Manara-maso ny toetry ny famantaranandro fanondro. Raha tsy mahomby ny famantaranandro fanondro dia mivadika ho loharanon'ny fampidirana famantaranandro ny famantaranandro. Ny famantaranandro dia manavao ny toeran'ny famantarana clkbad sy activeclk hanairana ny hetsika.
- Mamidina ny famantaranandro fanondroana eo anelanelan'ny fandrefesana roa samy hafa. Ampiasao ny famantarana extswitch hifehezana amin'ny tanana ny hetsika switch. Rehefa nitranga ny fifandimbiasana, ny PLL dia mety ho very hidin-trano vonjimaika ary handeha amin'ny dingana fanisana.
PLL-to-PLL Cascading
Raha mametraka PLL amin'ny endrikao ianao, ny loharano (ambonimbony) PLL dia tsy maintsy manana firafitry ny bandwidth ambany, fa ny toerana (ambany) PLL dia tsy maintsy manana fika avo lenta. Mandritra ny cascade, ny fivoahan'ny loharano PLL dia toy ny famantaranandro (fampidirana) an'ny PLL toerana. Ny firafitry ny bandwidth an'ny PLL cascaded dia tsy maintsy hafa. Raha mitovy ny firafitry ny bandwidth an'ny PLL cascaded, dia mety ny PLL cascaded ampNy tabataba amin'ny dingana sasany amin'ny frequencies sasany. Ny loharano famantaranandro fampidirana adjpllin dia ampiasaina amin'ny inter-cascading eo anelanelan'ny PLL fractional fracturable.
seranana
Tabilao 6. IOPLL IP Core Ports
| fikirana | Type | toe-javatra | Description |
| refclk | fahan'ny | ilaina | Ny loharano famantarana famantaranandro izay mitondra ny I/O PLL. |
| voalohany | fahan'ny | ilaina | Ny seranana reset asynchronous ho an'ny famantaranandro mivoaka. Ento avo ity seranana ity mba hamerenana ny famantaranandro mivoaka rehetra amin'ny sandan'ny 0. Tsy maintsy mampifandray ity seranana ity amin'ny famantarana mifehy ny mpampiasa ianao. |
| fbclk | fahan'ny | tsy voatery | Ny seranan-tsambo fampidiran-kevitra ivelany ho an'ny I/O PLL.
Ny IOPLL IP core dia mamorona ity seranan-tsambo ity rehefa miasa amin'ny fomba fanehoan-kevitra ivelany na maodely buffer zero-delay ny PLL I/O. Mba hamenoana ny famoriam-bola dia tsy maintsy mampifandray ny seranan-tsambo fbclk sy ny seranan-tsambo fivoahana famantaranandro ivelany an'ny I/O PLL ny fifandraisana eo amin'ny solaitrabe. |
| fboutclk | Output | tsy voatery | Ny seranan-tsambo izay mamahana ny seranana fbclk amin'ny alàlan'ny circuitry mimic.
Ny seranan-tsambo fboutclk dia tsy misy afa-tsy raha ny I/O PLL dia ao anaty fomba fanehoan-kevitra ivelany. |
| zdbfbclk | Bidirectional | tsy voatery | Ny seranan-tsambo bidirectional izay mifandray amin'ny circuitry mimic. Ity seranan-tsambo ity dia tsy maintsy mifandray amin'ny pin bidirectional izay apetraka amin'ny tamberina tsara natokana ho an'ny I/O PLL.
Ny seranan-tsambo zdbfbclk dia tsy misy afa-tsy raha ny I/O PLL dia ao anatin'ny maodely buffer zero-delay. Mba hialana amin'ny fisaintsainana famantarana rehefa mampiasa maodely buffer zero-delay, aza apetraka eo amin'ny pin I/O bidirectional ny dian'ny board. |
| Mihidy | Output | tsy voatery | Ny IOPLL IP core dia mitondra ity seranana ity ho avo rehefa mahazo hidy ny PLL. Mijanona ho avo ny seranana raha mbola mihidy ny IOPLL. Ny I/O PLL dia manamafy ny seranan-tsambo mihidy rehefa ny dingana sy ny fatran'ny famantaranandro fanondro sy ny famantaranandro fanehoan-kevitra dia ny |
| nitohy… | |||
| fikirana | Type | toe-javatra | Description |
| mitovy na ao anatin'ny fandeferana lock circuit. Rehefa mihoatra ny fandeferan'ny faritra hidin-trano ny fahasamihafana misy eo amin'ireo famantarana famantaranandro roa, dia very hidy ny I/O PLL. | |||
| refclk1 | fahan'ny | tsy voatery | Loharano famantaranandro famantarana faharoa izay mitondra ny I/O PLL ho an'ny famandrihana famantaranandro. |
| exswitch | fahan'ny | tsy voatery | Ampidiro ambany ny famantarana extswitch (1'b0) mandritra ny tsingerin'ny famantaranandro 3 farafahakeliny mba hamadihana ny famantaranandro. |
| activeclk | Output | tsy voatery | Famantarana mivoaka hanondro izay loharano famantarana famantaranandro ampiasain'ny I/O PLL. |
| clkbad | Output | tsy voatery | Famantarana mivoaka izay manondro ny satan'ny loharano famantaranandro fa tsara na ratsy. |
| cascade_out | Output | tsy voatery | Famantarana mivoaka izay mamahana any amin'ny I/O PLL midina. |
| adjpllin | fahan'ny | tsy voatery | Ampidiro famantarana izay mamahana avy amin'ny upstream I/O PLL. |
| outclk_[] | Output | tsy voatery | Famantaranandro mivoaka avy amin'ny I/O PLL. |
IOPLL Intel FPGA IP Core Guide Archives
Raha tsy voatanisa ny dikan-teny fototra IP iray dia mihatra ny torolalana ho an'ny dikan-teny fototra IP teo aloha
| IP Core Version | Torolàlana ho an'ny mpampiasa |
| 17.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 16.1 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 16.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
| 15.0 | Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide |
Tantara Fanavaozana antontan-taratasy ho an'ny IOPLL Intel FPGA IP Core User Guide
| Document Version | Intel Quartus® Prime Version | FIOVANA |
| 2019.06.24 | 18.1 | Nohavaozina ny famaritana ho an'ny fampidirana famantaranandro voatokana ao amin'ny Architecture I/O PLL mahazatra kisary. |
| 2019.01.03 | 18.1 | • Nohavaozina ny Fidirana amin'ny seranana famoahana PLL LVDS_CLK/LOADEN
Parameter amin'ny IOPLL IP Core Parameters - Tab Settings latabatra. • Nohavaozina ny famaritana ny seranan-tsambo zdbfbclk ao amin'ny IOPLL IP Core Ports latabatra. |
| 2018.09.28 | 18.1 | • Nahitsy ny famaritana ny extswitch ao amin'ny IOPLL IP Core Ports
latabatra. • Novana anarana ireto cores IP manaraka ireto araka ny fanavaozana ny Intel: - Nanova ny fototry ny IP Altera IOPLL ho ivon'ny IOPLL Intel FPGA IP. — Nanova Altera PLL Reconfig IP core ho PLL Reconfig Intel FPGA IP core. — novaina Arria 10 FPLL IP core ho fPLL Intel Arria 10/Cyclone 10 FPGA IP core. |
| Daty | Malagasy Bible | FIOVANA |
| Jona 2017 | 2017.06.16 | • Fanampiana fanampiny ho an'ny fitaovana Intel Cyclone 10 GX.
• Naverina anarana hoe Intel. |
| Desambra 2016 | 2016.12.05 | Nohavaozina ny famaritana ny seranan-tsambo voalohany amin'ny IP core. |
| Jona 2016 | 2016.06.23 | • Nohavaozina IP Core Parameters - Settings Tab latabatra.
- Nohavaozina ny famaritana ny Manual Switchover sy Automatic Switchover miaraka amin'ny mari-pamantarana Override Manual. Ny famantaran'ny fanaraha-maso ny famantaranandro dia mavitrika ambany. - Nohavaozina ny famaritana ny paramètre Switchover Delay. • M sy C voafaritra ho an'ny DPS Counter Selection parameter ao amin'ny IP Core Parameters – Dynamic Reconfiguration Tab table. • Nanova ny anaran'ny seranan-tsambo fiantsonan'ny famantaranandro avy amin'ny clkswitch mankany amin'ny extswitch amin'ny diagrama Architecture I/O PLL mahazatra. |
| Mey 2016 | 2016.05.02 | Nohavaozina ny IP Core Parameters - latabatra tabilao Dynamic Reconfiguration. |
| Mey 2015 | 2015.05.04 | Nohavaozina ny famaritana momba ny Enable access to PLL LVDS_CLK/LOADEN output port parameters in IP Core Parameters – Settings Tab table. Nampiana rohy mankany amin'ny Interface Signal Between Altera IOPLL sy Altera LVDS SERDES IP Cores latabatra ao amin'ny I/O sy High Speed I/O ao amin'ny Arria 10 Devices toko. |
| Aogositra 2014 | 2014.08.18 | Famoahana voalohany. |
Documents / Loharano
 |
intel UG-01155 IOPLL FPGA IP Core [pdf] Torolàlana ho an'ny mpampiasa UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core |
