intel UG-01155 IOPLL FPGA IP Core පරිශීලක මාර්ගෝපදේශය

PLL කැස්කැඩින් ප්‍රකාරයේදී upstream PLL සමඟ සම්බන්ධ වීමට යාබද PLL (adjpllin) ආදානයට සහය දක්වයි.
මතකය ආරම්භ කිරීම ජනනය කරයි File (.mif) සහ PLL dynamicVreconfiguration වලට ඉඩ දෙයි.

PLL ගතික අදියර මාරුව සඳහා සහය දක්වයි.

අදාළ තොරතුරු

Intel FPGA IP Cores සඳහා හැඳින්වීම
Intel FPGA IP cores සහ පරාමිති සංස්කාරකය පිළිබඳ වැඩිදුර තොරතුරු සපයයි.
9 වන පිටුවේ මෙහෙයුම් මාතයන්

10 පිටුවේ ප්‍රතිදාන ඔරලෝසු
10 පිටුවේ යොමු ඔරලෝසු මාරු කිරීම

11 පිටුවේ PLL-to-PLL Cascading
IOPLL Intel FPGA IP Core User Guide Archives 12 පිටුවේ

IOPLL Intel FPGA IP core හි පෙර සංස්කරණ සඳහා පරිශීලක මාර්ගෝපදේශ ලැයිස්තුවක් සපයයි.

උපාංග පවුලේ සහාය

IOPLL IP හරය Intel Arria 10 සහ Intel Cyclone 10 GX උපාංග පවුල් සඳහා පමණක් සහය දක්වයි.

IOPLL IP මූලික පරාමිතීන්

IOPLL IP මූලික පරාමිති සංස්කාරකය IP නාමාවලියෙහි PLL කාණ්ඩයේ දිස්වේ.

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
උපාංග පවුල	Intel Arria 10, ඉන්ටෙල් සුළි කුණාටුව 10 GX	උපාංග පවුල සඳහන් කරයි.
සංරචකය	—	ඉලක්කගත උපාංගය සඳහන් කරයි.
වේග ශ්‍රේණිය	—	ඉලක්කගත උපාංගය සඳහා වේග ශ්‍රේණිය සඳහන් කරයි.
PLL මාදිලිය	පූර්ණ-එන් PLL	IOPLL IP හරය සඳහා භාවිතා කරන ආකාරය සඳහන් කරයි. එකම නීතිමය තේරීම වේ Integer-N PLL. ඔබට භාගික PLL අවශ්‍ය නම්, ඔබ fPLL Intel Arria 10/Cyclone 10 FPGA IP core භාවිතා කළ යුතුය.
යොමු ඔරලෝසු සංඛ්‍යාතය	—	MHz හි ආදාන ඔරලෝසුව, refclk සඳහා ආදාන සංඛ්‍යාතය නියම කරයි. පෙරනිමි අගය වේ 100.0 MHz. අවම සහ උපරිම අගය තෝරාගත් උපාංගය මත රඳා පවතී.
අගුලු දැමූ ප්‍රතිදාන වරාය සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	අගුලු දැමූ වරාය සබල කිරීමට සක්‍රිය කරන්න.
භෞතික ප්රතිදාන ඔරලෝසු පරාමිතීන් සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	අපේක්ෂිත ප්‍රතිදාන ඔරලෝසු සංඛ්‍යාතයක් සඳහන් කිරීම වෙනුවට භෞතික PLL කවුන්ටර පරාමිතීන් ඇතුළත් කිරීමට ක්‍රියාත්මක කරන්න.
මෙහෙයුම් ආකාරය	සෘජු, බාහිර ප්රතිචාර, සාමාන්ය, මූලාශ්රය සමමුහුර්ත, ශුන්‍ය ප්‍රමාද බෆරය, හෝ lvds	PLL හි ක්‍රියාකාරිත්වය සඳහන් කරයි. පෙරනිමි මෙහෙයුම වේ සෘජු මාදිලිය. • ඔබ තෝරා ගන්නේ නම් සෘජු ප්‍රකාරයේදී, PLL මඟින් PLL ප්‍රතිදානයේ ඇති විය හැකි කුඩාම චකිතය ඇති කිරීම සඳහා ප්‍රතිපෝෂණ මාර්ගයේ දිග අවම කරයි. PLL හි අභ්‍යන්තර ඔරලෝසුව සහ බාහිර ඔරලෝසු ප්‍රතිදානයන් PLL ඔරලෝසු ආදානයට අදාළව අදියර-මාරු කරනු ලැබේ. මෙම මාදිලියේදී, PLL කිසිදු ඔරලෝසු ජාලයක් සඳහා වන්දි ලබා නොදේ. • ඔබ තෝරා ගන්නේ නම් සාමාන්ය මාදිලිය, PLL ඔරලෝසු ප්‍රතිදානය විසින් භාවිතා කරන අභ්‍යන්තර ඔරලෝසු ජාලයේ ප්‍රමාදය සඳහා වන්දි ලබා දේ. බාහිර ඔරලෝසු ප්‍රතිදාන පින් එකක් ධාවනය කිරීමට PLL භාවිතා කරන්නේ නම්, ප්‍රතිදාන පින් මත සංඥාවේ අනුරූප අදියර මාරුවක් සිදුවේ. • ඔබ තෝරා ගන්නේ නම් මූලාශ්රය සමමුහුර්ත මාදිලිය, pin සිට I/O ආදාන ලේඛනය දක්වා ඔරලෝසු ප්‍රමාදය pin සිට I/O ආදාන ලේඛනය දක්වා දත්ත ප්‍රමාදය සමඟ ගැලපේ. • ඔබ තෝරා ගන්නේ නම් බාහිර ප්රතිචාර මාදිලිය, ඔබ fbclk ආදාන වරාය ආදාන පින් එකකට සම්බන්ධ කළ යුතුය. පුවරු මට්ටමේ සම්බන්ධතාවයක් ආදාන පින් සහ බාහිර ඔරලෝසු ප්‍රතිදාන තොට, fboutclk යන දෙකම සම්බන්ධ කළ යුතුය. fbclk වරාය ආදාන ඔරලෝසුව සමඟ පෙළගස්වා ඇත. • ඔබ තෝරා ගන්නේ නම් ශුන්‍ය ප්‍රමාද බෆරය මාදිලිය, PLL බාහිර ඔරලෝසු ප්‍රතිදාන පින් එකක් පෝෂණය කළ යුතු අතර එම පින් මගින් හඳුන්වා දුන් ප්‍රමාදයට වන්දි ගෙවිය යුතුය. පින් මත නිරීක්ෂණය කරන ලද සංඥාව ආදාන ඔරලෝසුව වෙත සමමුහුර්ත කර ඇත. PLL ඔරලෝසු ප්‍රතිදානය altbidir වරායට සම්බන්ධ වන අතර ප්‍රතිදාන තොටක් ලෙස zdbfbclk ධාවනය කරයි. PLL අභ්‍යන්තර ඔරලෝසු ජාලය ද ධාවනය කරන්නේ නම්, එම ජාලයේ අනුරූප අදියර මාරුවක් සිදුවේ. • ඔබ තෝරා ගන්නේ නම් lvds මාදිලිය, අභ්‍යන්තර SERDES ග්‍රහණ ලේඛනයේ කටු වල එකම දත්ත සහ ඔරලෝසු කාල සම්බන්ධතාව පවත්වා ගෙන යනු ලැබේ. ප්‍රකාරය LVDS ඔරලෝසු ජාලයේ ප්‍රමාදයන් සඳහා වන්දි ලබා දෙයි, සහ SERDES ග්‍රහණ ලේඛන මාර්ග වෙත දත්ත පින් සහ ඔරලෝසු ආදාන පින් අතර වේ.
ඔරලෝසු ගණන	1–9	PLL සැලසුමේ එක් එක් උපාංගය සඳහා අවශ්‍ය ප්‍රතිදාන ඔරලෝසු ගණන සඳහන් කරයි. ප්‍රතිදාන සංඛ්‍යාතය, අදියර මාරුව සහ රාජකාරි චක්‍රය සඳහා ඉල්ලා සිටින සැකසුම් තෝරාගත් ඔරලෝසු ගණන මත පෙන්වනු ලැබේ.
VCO සංඛ්‍යාතය සඳහන් කරන්න	සක්රිය හෝ අක්රිය කරන්න	VCO සංඛ්‍යාතය නිශ්චිත අගයට සීමා කිරීමට ඔබට ඉඩ සලසයි. LVDS බාහිර මාදිලිය සඳහා PLL නිර්මාණය කිරීමේදී හෝ නිශ්චිත ගතික අදියර මාරු කිරීමේ පියවර ප්‍රමාණය අවශ්‍ය නම් මෙය ප්‍රයෝජනවත් වේ.
*දිගටම…*

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
VCO සංඛ්යාතය (1)	—	• කවදා ද භෞතික ප්රතිදාන ඔරලෝසු පරාමිතීන් සබල කරන්න සක්‍රිය කර ඇත- සඳහා අගයන් මත පදනම්ව VCO සංඛ්‍යාතය පෙන්වයි යොමු ඔරලෝසු සංඛ්‍යාතය, ගුණ කිරීමේ සාධකය (M-කවුන්ටරය), සහ බෙදුම් සාධකය (N-කවුන්ටරය). • කවදා ද භෞතික ප්රතිදාන ඔරලෝසු පරාමිතීන් සබල කරන්න අක්‍රිය කර ඇත- VCO සංඛ්‍යාතය සඳහා ඉල්ලූ අගය නියම කිරීමට ඔබට ඉඩ සලසයි. පෙරනිමි අගය වේ 600.0 MHz.
ඔරලෝසුවට ගෝලීය නම දෙන්න	සක්රිය හෝ අක්රිය කරන්න	ප්රතිදාන ඔරලෝසු නාමය නැවත නම් කිරීමට ඔබට ඉඩ සලසයි.
ඔරලෝසුවේ නම	—	Synopsis Design Constraints (SDC) සඳහා පරිශීලක ඔරලෝසු නාමය.
අපේක්ෂිත සංඛ්යාතය	—	MHz හි අනුරූප ප්‍රතිදාන ඔරලෝසු පෝට්, outclk[] හි ප්‍රතිදාන ඔරලෝසු සංඛ්‍යාතය නියම කරයි. පෙරනිමි අගය වේ 100.0 MHz. අවම සහ උපරිම අගයන් භාවිතා කරන උපාංගය මත රඳා පවතී. PLL පළමු දශම ස්ථාන හයේ ඉලක්කම් පමණක් කියවයි.
සැබෑ සංඛ්යාතය	—	අත් කරගත හැකි සංඛ්‍යාත ලැයිස්තුවකින් සත්‍ය ප්‍රතිදාන ඔරලෝසු සංඛ්‍යාතය තේරීමට ඔබට ඉඩ සලසයි. පෙරනිමි අගය යනු අපේක්ෂිත සංඛ්‍යාතයට ළඟා විය හැකි ආසන්නතම සංඛ්‍යාතයයි.
අදියර මාරු ඒකක	ps or උපාධි	අනුරූප නිමැවුම් ඔරලෝසු තොට සඳහා අදියර මාරු කිරීමේ ඒකකය නියම කරයි, outclk[], picoseconds (ps) හෝ අංශක වලින්.
අපේක්ෂිත අදියර මාරුව	—	අදියර මාරුව සඳහා ඉල්ලූ අගය සඳහන් කරයි. පෙරනිමි අගය වේ 0 පී.
සැබෑ අදියර මාරුව	—	අත් කරගත හැකි අදියර මාරු අගයන් ලැයිස්තුවෙන් සැබෑ අදියර මාරුව තේරීමට ඔබට ඉඩ සලසයි. පෙරනිමි අගය යනු අපේක්ෂිත අදියර මාරුව වෙත ළඟා කර ගත හැකි ආසන්නතම අදියර මාරුවයි.
අපේක්ෂිත රාජකාරි චක්රය	0.0–100.0	තීරුබදු චක්‍රය සඳහා ඉල්ලුම් කළ අගය සඳහන් කරයි. පෙරනිමි අගය වේ 50.0%.
සැබෑ රාජකාරි චක්රය	—	සාක්ෂාත් කරගත හැකි තීරුබදු චක්‍ර අගයන් ලැයිස්තුවකින් සැබෑ රාජකාරි චක්‍රය තේරීමට ඔබට ඉඩ සලසයි. පෙරනිමි අගය යනු අපේක්ෂිත රාජකාරි චක්‍රයට ආසන්නතම ළඟා කර ගත හැකි තීරුබදු චක්‍රයයි.
ගුණ කිරීමේ සාධකය (M-කවුන්ටරය) (2)	4–511	M-කවුන්ටරයේ ගුණ කිරීමේ සාධකය සඳහන් කරයි. M කවුන්ටරයේ නීතිමය පරාසය 4-511 වේ. කෙසේ වෙතත්, අවම නීත්‍යානුකූල PFD සංඛ්‍යාතය සහ උපරිම නෛතික VCO සංඛ්‍යාතය මත සීමා කිරීම් ඵලදායී M කවුන්ටර පරාසය 4-160 දක්වා සීමා කරයි.
බෙදුම් සාධකය (N-කවුන්ටරය) (2)	1–511	N-කවුන්ටරයේ බෙදුම් සාධකය නියම කරයි. N කවුන්ටරයේ නීතිමය පරාසය 1-511 වේ. කෙසේ වෙතත්, අවම නීත්‍යානුකූල PFD සංඛ්‍යාතයේ සීමා කිරීම් N කවුන්ටරයේ ඵලදායි පරාසය 1-80 දක්වා සීමා කරයි.
බෙදුම් සාධකය (C-කවුන්ටරය) (2)	1–511	ප්‍රතිදාන ඔරලෝසුව (C-counter) සඳහා බෙදුම් සාධකය නියම කරයි.

මෙම පරාමිතිය ලබා ගත හැක්කේ භෞතික ප්‍රතිදාන ඔරලෝසු පරාමිති සක්‍රීය කිරීම ක්‍රියා විරහිත කළ විට පමණි.

මෙම පරාමිතිය ලබා ගත හැක්කේ භෞතික ප්‍රතිදාන ඔරලෝසු පරාමිති සක්‍රීය කර ඇති විට පමණි.

IOPLL IP මූලික පරාමිතීන් - සැකසුම් ටැබය

වගුව 2. IOPLL IP මූලික පරාමිතීන් - සැකසුම් ටැබය

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
PLL කලාප පළල පෙරසිටුව	අඩුයි, මධ්යම, හෝ ඉහළ	PLL කලාප පළල පෙරසිටුවීම නියම කරයි. පෙරනිමි තේරීම වේ අඩුයි.
PLL ස්වයංක්‍රීය යළි පිහිටුවීම	සක්රිය හෝ අක්රිය කරන්න	අගුල නැති වූ විට ස්වයංක්‍රීයව PLL ස්වයංක්‍රීයව නැවත සකසයි.
දෙවන ආදානය clk 'refclk1' සාදන්න	සක්රිය හෝ අක්රිය කරන්න	ඔබේ මුල් යොමු ඔරලෝසුව සමඟ මාරු කළ හැකි ඔබේ PLL වෙත අමුණා ඇති උපස්ථ ඔරලෝසුවක් සැපයීමට ක්‍රියාත්මක කරන්න.
දෙවන යොමු ඔරලෝසු සංඛ්‍යාතය	—	දෙවන ආදාන ඔරලෝසු සංඥාවේ සංඛ්‍යාතය තෝරනවා. පෙරනිමි අගය වේ 100.0 MHz. අවම සහ උපරිම අගය භාවිතා කරන උපාංගය මත රඳා පවතී.
භාවිතයේ ඇති ආදාන ඔරලෝසුව දැක්වීමට 'active_clk' සංඥාවක් සාදන්න	සක්රිය හෝ අක්රිය කරන්න	Activeclk ප්‍රතිදානය සෑදීමට සක්‍රිය කරන්න. Activeclk ප්‍රතිදානය PLL විසින් භාවිතා කරන ආදාන ඔරලෝසුව දක්වයි. ප්‍රතිදාන සංඥාව අඩුවෙන් refclk ද, ප්‍රතිදාන සංඥා ඉහළ අගය refclk1 ද පෙන්නුම් කරයි.
එක් එක් ආදාන ඔරලෝසු සඳහා 'clkbad' සංඥාවක් සාදන්න	සක්රිය හෝ අක්රිය කරන්න	එක් එක් ආදාන ඔරලෝසුව සඳහා එකක් බැගින්, clkbad ප්‍රතිදාන දෙකක් සෑදීමට සක්‍රිය කරන්න. ප්‍රතිදාන සංඥාව අඩුවෙන් පෙන්නුම් කරන්නේ ඔරලෝසුව ක්‍රියාකරන බව සහ ප්‍රතිදාන සංඥාව ඉහළ අගයකින් පෙන්නුම් කරන්නේ ඔරලෝසුව ක්‍රියා නොකරන බවයි.
ස්විචවර් මාදිලිය	ස්වයංක්‍රීය මාරුවීම, අතින් මාරුවීම, හෝ අතින් ප්‍රතික්‍ෂේප කිරීම සමඟ ස්වයංක්‍රීය ස්විචෝවර්	සැලසුම් යෙදුම සඳහා ස්විච්ඕවර් මාදිලිය නියම කරයි. IP මාරු ආකාර තුනකට සහය දක්වයි: • ඔබ තෝරා ගන්නේ නම් ස්වයංක්‍රීය මාරුවීම මාදිලිය, PLL පරිපථය තෝරාගත් යොමු ඔරලෝසුව නිරීක්ෂණය කරයි. එක් ඔරලෝසුවක් නතර වුවහොත්, පරිපථය ඔරලෝසු චක්‍ර කිහිපයකින් ස්වයංක්‍රීයව උපස්ථ ඔරලෝසුව වෙත මාරු වන අතර තත්ත්ව සංඥා, clkbad සහ activeclk යාවත්කාලීන කරයි. • ඔබ තෝරා ගන්නේ නම් අතින් මාරුවීම මාදිලිය, පාලන සංඥාව, extswitch, logic high සිට logic low දක්වා වෙනස් වන විට සහ අවම වශයෙන් ඔරලෝසු චක්‍ර තුනක්වත් අඩුව පවතින විට, ආදාන ඔරලෝසුව අනෙක් ඔරලෝසුව වෙත මාරු වේ. extswitch එක FPGA core logic හෝ input pin එකකින් ජනනය කළ හැක. • ඔබ තෝරා ගන්නේ නම් අතින් ප්‍රතික්‍ෂේප කිරීම සමඟ ස්වයංක්‍රීය ස්විචෝවර් මාදිලිය, extswitch සංඥාව අඩු වූ විට, එය ස්වයංක්‍රීය ස්විච ක්‍රියාකාරිත්වය අභිබවා යයි. extswitch අඩුව පවතින තාක්, තවදුරටත් මාරුවීමේ ක්‍රියාව අවහිර කරනු ලැබේ. මෙම මාදිලිය තේරීමට, ඔබේ ඔරලෝසු මූලාශ්‍ර දෙක ක්‍රියාත්මක විය යුතු අතර ඔරලෝසු දෙකේ සංඛ්‍යාතය 20% ට වඩා වෙනස් විය නොහැක. ඔරලෝසු දෙකම එකම සංඛ්‍යාතයේ නොමැති නම්, නමුත් ඒවායේ කාල වෙනස 20% ක් තුළ තිබේ නම්, ඔරලෝසු පාඩු හඳුනාගැනීමේ කොටසට නැතිවූ ඔරලෝසුව හඳුනාගත හැකිය. PLL ඔරලෝසු ආදාන මාරුවෙන් පසු PLL බොහෝ විට අගුලු වැටෙන අතර නැවත අගුලු දැමීමට කාලය අවශ්‍ය වේ.
මාරුවීම ප්‍රමාදය	0–7	මාරුවීමේ ක්‍රියාවලියට නිශ්චිත චක්‍ර ප්‍රමාදයක් එක් කරයි. පෙරනිමි අගය 0 වේ.
PLL LVDS_CLK/ LOADEN ප්‍රතිදාන තොට වෙත ප්‍රවේශය	ආබාධිතයි, LVDS_CLK/ සබල කරන්න LOADEN 0, හෝ LVDS_CLK/ සබල කරන්න LOADEN 0 & 1	තෝරන්න LVDS_CLK/LOADEN 0 සබල කරන්න or LVDS_CLK/ LOADEN 0 සහ 1 සබල කරන්න PLL lvds_clk හෝ loaden output port සබල කිරීමට. PLL බාහිර PLL සමඟ LVDS SERDES බ්ලොක් එකක් පෝෂණය කරන්නේ නම් මෙම පරාමිතිය සබල කරයි. LVDS ports සමඟ I/O PLL outclk ports භාවිතා කරන විට, lvds_clk[0] සහ loaden[3] ports සඳහා outclk[0,1..0,1] භාවිතා වේ, coreclk ports සඳහා outclk4 භාවිතා කළ හැක.
PLL DPA ප්‍රතිදාන වරාය වෙත ප්‍රවේශය සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	PLL DPA ප්‍රතිදාන වරාය සබල කිරීමට සක්‍රිය කරන්න.
*දිගටම…*

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
PLL බාහිර ඔරලෝසු ප්‍රතිදාන තොට වෙත ප්‍රවේශය සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	PLL බාහිර ඔරලෝසු ප්‍රතිදාන තොට සබල කිරීමට ක්‍රියාත්මක කරන්න.
extclk_out[0] මූලාශ්‍රය ලෙස භාවිත කළ යුත්තේ කුමන outclk ද යන්න සඳහන් කරයි	C0 – C8	extclk_out[0] මූලාශ්‍රය ලෙස භාවිත කළ යුතු outclk වරාය සඳහන් කරයි.
extclk_out[1] මූලාශ්‍රය ලෙස භාවිත කළ යුත්තේ කුමන outclk ද යන්න සඳහන් කරයි	C0 – C8	extclk_out[1] මූලාශ්‍රය ලෙස භාවිත කළ යුතු outclk වරාය සඳහන් කරයි.

කැස්කැඩින් ටැබ්

වගුව 3. IOPLL IP මූලික පරාමිතීන් - Cascading Tab3

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
පහල PLL සමඟ සම්බන්ධ වීමට 'cascade out' සංඥාවක් සාදන්න	සක්රිය හෝ අක්රිය කරන්න	මෙම PLL මූලාශ්‍රයක් වන අතර ගමනාන්තයක් (පහළට) PLL සමඟ සම්බන්ධ වන බව පෙන්නුම් කරන, cascade_out port නිර්මාණය කිරීමට ක්‍රියාත්මක කරන්න.
කැස්කැඩින් ප්‍රභවය ලෙස භාවිතා කළ යුතු අවුට්ක්ල්ක් සඳහන් කරයි	0–8	කැස්කැඩින් මූලාශ්‍රය නියම කරයි.
upstream PLL සමඟ සම්බන්ධ වීමට adjpllin හෝ cclk සංඥාවක් සාදන්න	සක්රිය හෝ අක්රිය කරන්න	මෙම PLL ගමනාන්තයක් වන අතර මූලාශ්‍ර (උඩට) PLL සමඟ සම්බන්ධ වන බව පෙන්නුම් කරන ආදාන තොටක් සෑදීමට ක්‍රියාත්මක කරන්න.

Dynamic Reconfiguration Tab

වගුව 4. IOPLL IP මූලික පරාමිතීන් - ගතික නැවත සකස් කිරීමේ ටැබ්

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
PLL හි ගතික ප්‍රතිසංවිධානය සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	මෙම PLL (PLL Reconfig Intel FPGA IP core සමඟ ඒකාබද්ධව) මෙම PLL හි ගතික ප්‍රතිසංවිධානය සක්‍රීය කරන්න.
ගතික අදියර මාරු තොට වෙත ප්‍රවේශය සබල කරන්න	සක්රිය හෝ අක්රිය කරන්න	PLL සමඟ ගතික අදියර මාරු අතුරු මුහුණත සබල කරන්න.
MIF උත්පාදන විකල්පය (3)	උත්පාදනය කරන්න නව MIF File, පවතින MIF වෙත වින්‍යාසය එක් කරන්න File, සහ MIF සාදන්න File IP උත්පාදනය අතරතුර	එක්කෝ අලුත් .mif එකක් හදන්න file I/O PLL හි වත්මන් වින්‍යාසය අඩංගු වේ, නැතහොත් මෙම වින්‍යාසය පවතින .mif එකකට එක් කරන්න file. ඔබට මෙම .mif භාවිතා කළ හැකිය file I/O PLL එහි වත්මන් සිටුවම් වෙත නැවත සකස් කිරීම සඳහා ගතික ප්‍රතිසංවිධානය අතරතුර.
නව MIF වෙත මාර්ගය file (4)	—	ස්ථානය ඇතුළු කරන්න සහ file අලුත් .mif එකේ නම file නිර්මාණය කිරීමට.
පවතින MIF වෙත මාර්ගය file (5)	—	ස්ථානය ඇතුළු කරන්න සහ file පවතින .mif හි නම file ඔබ එකතු කිරීමට අදහස් කරයි.
*දිගටම…*

මෙම පරාමිතිය ලබා ගත හැක්කේ PLL හි ගතික ප්‍රතිසංවිධානය සක්‍රීය කර ඇති විට පමණි.

මෙම පරාමිතිය ලබා ගත හැක්කේ නව MIF ජනනය කරන විට පමණි File MIF පරම්පරාව ලෙස තෝරා ඇත
විකල්පය.

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
MIF ප්‍රවාහය සඳහා Dynamic Phase Shift සබල කරන්න (3)	සක්රිය හෝ අක්රිය කරන්න	PLL ප්‍රතිසංවිධානය සඳහා ගතික අදියර මාරු ගුණාංග ගබඩා කිරීමට ක්‍රියාත්මක කරන්න.
DPS කවුන්ටර තේරීම (6)	C0-C8, සියලුම සී, or M	ගතික අදියර මාරු කිරීම සඳහා කවුන්ටරය තෝරා ගනී. M යනු ප්‍රතිපෝෂණ කවුන්ටරය වන අතර C යනු පශ්චාත් පරිමාණ කවුන්ටර වේ.
ගතික අදියර මාරුවීම් ගණන (6)	1–7	අදියර මාරුවීම් වර්ධක ගණන තෝරා ගනී. තනි අදියර මාරුවීම් වර්ධකයේ විශාලත්වය VCO කාල සීමාවෙන් 1/8 ට සමාන වේ. පෙරනිමි අගය වේ 1.
ගතික අදියර මාරු දිශාව (6)	ධනාත්මක or සෘණාත්මකයි	PLL MIF වෙත ගබඩා කිරීම සඳහා ගතික අදියර මාරු කිරීමේ දිශාව තීරණය කරයි.

මෙම පරාමිතිය ලබා ගත හැක්කේ පවතින MIF වෙත වින්‍යාසය එක් කරන විට පමණි File MIF Generation Option ලෙස තෝරා ඇත

IOPLL IP මූලික පරාමිතීන් - උසස් පරාමිති පටිත්ත

වගුව 5. IOPLL IP මූලික පරාමිතීන් - උසස් පරාමිති ටැබය

පරාමිතිය	නීතිමය වටිනාකම	විස්තරය
උසස් පරාමිතීන්	—	ඔබගේ ආදානය මත පදනම්ව ක්‍රියාත්මක කෙරෙන භෞතික PLL සැකසුම් වගුවක් පෙන්වයි.

ක්රියාකාරී විස්තරය

I/O PLL යනු ආදාන ඔරලෝසුවකට සමමුහුර්ත කිරීමෙන් ප්‍රතිදාන ඔරලෝසුවක් ජනනය කරන සංඛ්‍යාත පාලන පද්ධතියකි. PLL ආදාන සංඥාව සහ වෙළුමක ප්‍රතිදාන සංඥාව අතර අවධි වෙනස සංසන්දනය කරයිtagඊ-පාලිත දෝලනය (VCO) සහ පසුව ආදාන හෝ යොමු සංඥාවේ සංඛ්‍යාතය මත නියත අවධි කෝණයක් (අගුලු) පවත්වා ගැනීම සඳහා අදියර සමමුහුර්තකරණය සිදු කරයි. පද්ධතියේ සමමුහුර්තකරණය හෝ ඍණාත්මක ප්රතිපෝෂණ පුඩුව PLL අදියර-අගුලු දැමීමට බල කරයි.
ඔබට PLLs සංඛ්‍යාත ගුණකයන්, බෙදුම්කරුවන්, demodulators, tracking generators හෝ ඔරලෝසු ප්‍රතිසාධන පරිපථ ලෙස වින්‍යාස කළ හැක. ඔබට ස්ථායී සංඛ්‍යාත උත්පාදනය කිරීමට, ඝෝෂාකාරී සන්නිවේදන නාලිකාවකින් සංඥා ප්‍රතිසාධන කිරීමට, හෝ ඔබේ සැලසුම පුරා ඔරලෝසු සංඥා බෙදා හැරීමට PLLs භාවිත කළ හැක.

PLL හි ගොඩනැඟිලි කොටස්

I/O PLL හි ප්‍රධාන කොටස් වන්නේ අදියර සංඛ්‍යාත අනාවරකය (PFD), ආරෝපණ පොම්පය, ලූප් ෆිල්ටරය, VCO, සහ ප්‍රතිපෝෂණ කවුන්ටරයක් (M), පූර්ව පරිමාණ කවුන්ටරයක් (N) සහ පසු- පරිමාණ කවුන්ටර (C). PLL ගෘහ නිර්මාණ ශිල්පය රඳා පවතින්නේ ඔබ ඔබේ නිර්මාණයේ භාවිතා කරන උපාංගය මතය.

මෙම පරාමිතිය ලබා ගත හැක්කේ MIF ප්‍රවාහය සඳහා ගතික අදියර මාරු කිරීම සක්‍රීය කර ඇති විට පමණි.

සාමාන්‍ය I/O PLL ගෘහ නිර්මාණ ශිල්පය

PLL හි හැසිරීම විස්තර කිරීමට පහත සඳහන් යෙදුම් බහුලව භාවිතා වේ:
PLL අගුලු දැමීමේ කාලය - PLL අත්පත් කර ගැනීමේ කාලය ලෙසද හැඳින්වේ. PLL අගුලු දැමීමේ කාලය යනු PLL හට බලය ලබා දීමෙන් පසුව, වැඩසටහන්ගත ප්‍රතිදාන සංඛ්‍යාත වෙනසකින් පසුව හෝ PLL යළි පිහිටුවීමෙන් පසුව ඉලක්ක සංඛ්‍යාතය සහ අදියර සම්බන්ධතාව ලබා ගැනීමට කාලයයි. සටහන: සමාකරණ මෘදුකාංගය යථාර්ථවාදී PLL අගුලු දැමීමේ වේලාවක් ආදර්ශනය නොකරයි. සමාකරණය යථාර්ථවාදී නොවන වේගවත් අගුළු කාලයක් පෙන්වයි. සැබෑ අගුළු කාල පිරිවිතර සඳහා, උපාංග දත්ත පත්‍රිකාව බලන්න.
PLL විභේදනය - PLL VCO හි අවම සංඛ්‍යාත වර්ධක අගය. M සහ N කවුන්ටරවල ඇති බිටු ගණන PLL විභේදන අගය තීරණය කරයි.
පීඑල්එල් එස්ample අනුපාතය - FREF sampPLL හි අදියර සහ සංඛ්යාත නිවැරදි කිරීම සිදු කිරීමට අවශ්ය ling සංඛ්යාතය. පීඑල්එල් එස්ample අනුපාතය fREF /N වේ.

PLL අගුල

PLL අගුල රඳා පවතින්නේ අදියර සංඛ්‍යාත අනාවරකයේ ආදාන සංඥා දෙක මතය. අගුළු සංඥාව PLLs හි අසමමිතික නිමැවුමකි. අගුළු සංඥාව ගේට් කිරීමට අවශ්‍ය චක්‍ර ගණන ගේටඩ්-ලොක් පරිපථය ඔරලෝසු කරන PLL ආදාන ඔරලෝසුව මත රඳා පවතී. අගුළු සංඥාව ගේට් කිරීමට අවශ්‍ය ඔරලෝසු චක්‍ර ගණන ගණනය කිරීම සඳහා PLL හි උපරිම අගුළු කාලය PLL ආදාන ඔරලෝසුවේ කාල සීමාවෙන් බෙදන්න.

මෙහෙයුම් මාදිලි

IOPLL IP හරය විවිධ ඔරලෝසු ප්‍රතිපෝෂණ ක්‍රම හයකට සහය දක්වයි. සෑම මාදිලියක්ම ඔරලෝසු ගුණ කිරීම සහ බෙදීම, අදියර මාරු කිරීම සහ රාජකාරි චක්‍ර ක්‍රමලේඛනයට ඉඩ සලසයි.

ප්රතිදාන ඔරලෝසු

IOPLL IP හරයට ඔරලෝසු නිමැවුම් සංඥා නවයක් දක්වා ජනනය කළ හැක. උත්පාදනය කරන ලද ඔරලෝසු නිමැවුම් සංඥා හරය හෝ හරයෙන් පිටත බාහිර කුට්ටි ඔරලෝසු කරයි.
ප්‍රතිදාන ඔරලෝසු අගය 0 වෙත නැවත සැකසීමට සහ PLL ප්‍රතිදාන ඔරලෝසු අක්‍රිය කිරීමට ඔබට යළි පිහිටුවීමේ සංඥාව භාවිතා කළ හැක.
සෑම ප්‍රතිදාන ඔරලෝසුවකම ඔබට ප්‍රතිදාන සංඛ්‍යාතය, අදියර මාරුව සහ රාජකාරි චක්‍රය සඳහා අවශ්‍ය අගයන් නියම කළ හැකි ඉල්ලූ සැකසුම් කට්ටලයක් ඇත. අපේක්ෂිත සිටුවම් යනු ඔබේ නිර්මාණයේ ක්‍රියාත්මක කිරීමට අවශ්‍ය සැකසුම් වේ.

සංඛ්‍යාතය, අදියර මාරුව සහ රාජකාරි චක්‍රය සඳහා සත්‍ය අගයන් PLL පරිපථයේ ක්‍රියාත්මක කළ හැකි ආසන්නතම සිටුවම් (අවශ්‍ය සිටුවම්වල හොඳම ආසන්න) වේ.

යොමු ඔරලෝසු මාරු කිරීම

යොමු ඔරලෝසු මාරු කිරීමේ විශේෂාංගය PLL වෙත යොමු ආදාන ඔරලෝසු දෙකක් අතර මාරු වීමට ඉඩ සලසයි. ඔරලෝසු අතිරික්තය සඳහා හෝ පද්ධතියක වැනි ද්විත්ව ඔරලෝසු වසම් යෙදුමක් සඳහා මෙම විශේෂාංගය භාවිතා කරන්න. ප්‍රාථමික ඔරලෝසුව ක්‍රියාත්මක වීම නතර වුවහොත් පද්ධතියට අතිරික්ත ඔරලෝසුවක් ක්‍රියාත්මක කළ හැක.
යොමු ඔරලෝසු මාරු කිරීමේ විශේෂාංගය භාවිතයෙන්, ඔබට දෙවන ආදාන ඔරලෝසුව සඳහා සංඛ්‍යාතය නියම කළ හැකි අතර, මාරුවීම සඳහා මාදිලිය සහ ප්‍රමාදය තෝරන්න.

ඔරලෝසු පාඩු හඳුනාගැනීම සහ යොමු ඔරලෝසු මාරුකිරීම් බ්ලොක් පහත සඳහන් කාර්යයන් ඇත:

යොමු ඔරලෝසු තත්ත්වය නිරීක්ෂණය කරයි. යොමු ඔරලෝසුව අසමත් වුවහොත්, ඔරලෝසුව ස්වයංක්‍රීයව උපස්ථ ඔරලෝසු ආදාන මූලාශ්‍රයකට මාරු වේ. ඔරලෝසුව clkbad හි තත්ත්වය යාවත්කාලීන කරන අතර සිදුවීම අනතුරු ඇඟවීමට activeclk සංඥා කරයි.
විවිධ සංඛ්‍යාත දෙකක් අතර යොමු ඔරලෝසුව එහාට මෙහාට මාරු කරයි. ස්විච ක්‍රියාව අතින් පාලනය කිරීමට extswitch සංඥාව භාවිතා කරන්න. මාරුවීමක් සිදු වූ පසු, PLL හට තාවකාලිකව අගුල නැති වී ගණන් කිරීමේ ක්‍රියාවලිය හරහා යා හැක.

PLL-to-PLL Cascading

ඔබ ඔබේ සැලසුමේ PLLs කැස්කේඩ් කරන්නේ නම්, මූලාශ්‍රය (upstream) PLL හට අඩු කලාප පළලක් තිබිය යුතු අතර ගමනාන්තය (පහළ) PLL හට ඉහළ කලාප පළලක් තිබිය යුතුය. කඳුරැල්ල අතරතුර, මූලාශ්‍ර PLL හි ප්‍රතිදානය ගමනාන්තය PLL හි විමර්ශන ඔරලෝසුව (ආදානය) ලෙස ක්‍රියා කරයි. cascaded PLL වල කලාප පළල සැකසීම් වෙනස් විය යුතුය. cascaded PLLs හි කලාප පළල සැකසීම් සමාන නම්, cascaded PLLs විය හැක ampඇතැම් සංඛ්‍යාතවල ලයිෆයි ෆේස් ඝෝෂාව. adjpllin ආදාන ඔරලෝසු මූලාශ්‍රය කැඩී බිඳී යා හැකි භාගික PLL අතර අන්තර්-කැස්කේඩිං සඳහා භාවිතා වේ.

වරායන්

වගුව 6. IOPLL IP Core Ports

පරාමිතිය	ටයිප් කරන්න	තත්ත්වය	විස්තරය
refclk	ආදානය	අවශ්යයි	I/O PLL ධාවනය කරන යොමු ඔරලෝසු මූලාශ්‍රය.
පළමු	ආදානය	අවශ්යයි	ප්‍රතිදාන ඔරලෝසු සඳහා අසමමුහුර්ත යළි පිහිටුවීමේ වරාය. සියලුම ප්‍රතිදාන ඔරලෝසුව 0 අගයට නැවත සැකසීමට මෙම වරාය ඉහළට ධාවනය කරන්න. ඔබ මෙම තොට පරිශීලක පාලන සංඥාවට සම්බන්ධ කළ යුතුය.
fbclk	ආදානය	විකල්ප	I/O PLL සඳහා බාහිර ප්‍රතිපෝෂණ ආදාන තොට. IOPLL IP හරය I/O PLL බාහිර ප්‍රතිපෝෂණ මාදිලියේ හෝ ශුන්‍ය ප්‍රමාද බෆර ආකාරයෙන් ක්‍රියාත්මක වන විට මෙම තොට නිර්මාණය කරයි. ප්‍රතිපෝෂණ ලූපය සම්පූර්ණ කිරීම සඳහා, පුවරු මට්ටමේ සම්බන්ධතාවයක් I/O PLL හි fbclk වරාය සහ බාහිර ඔරලෝසු ප්‍රතිදාන තොට සම්බන්ධ කළ යුතුය.
fboutclk	ප්රතිදානය	විකල්ප	mimic පරිපථය හරහා fbclk වරාය පෝෂණය කරන වරාය. fboutclk වරාය ලබා ගත හැක්කේ I/O PLL බාහිර ප්‍රතිපෝෂණ මාදිලියේ නම් පමණි.
zdbfbclk	ද්විපාර්ශ්වික	විකල්ප	අනුකරණ පරිපථයට සම්බන්ධ වන ද්විපාර්ශ්වික වරාය. මෙම තොට I/O PLL හි ධනාත්මක ප්‍රතිපෝෂණ කැප වූ ප්‍රතිදාන පින් මත තබා ඇති ද්විපාර්ශ්වික පින් එකකට සම්බන්ධ විය යුතුය. zdbfbclk තොට ලබා ගත හැක්කේ I/O PLL ශුන්‍ය ප්‍රමාද බෆර මාදිලියේ නම් පමණි. ශුන්‍ය ප්‍රමාද බෆර ප්‍රකාරය භාවිතා කරන විට සංඥා පරාවර්තනය වැලැක්වීමට, ද්විපාර්ශ්වික I/O පින් මත පුවරු සලකුණු නොතබන්න.
අගුලු දමා ඇත	ප්රතිදානය	විකල්ප	PLL අගුල ලබා ගන්නා විට IOPLL IP හරය මෙම වරාය ඉහළට ගෙන යයි. IOPLL අගුලු දමා ඇති තාක් වරාය ඉහළ මට්ටමක පවතී. I/O PLL සමුද්දේශ ඔරලෝසුවේ සහ ප්‍රතිපෝෂණ ඔරලෝසුවේ අදියර සහ සංඛ්‍යාත වන විට අගුලු දැමූ වරාය තහවුරු කරයි.
*දිගටම…*

පරාමිතිය	ටයිප් කරන්න	තත්ත්වය	විස්තරය
			එකම හෝ අගුළු පරිපථ ඉවසීම තුළ. ඔරලෝසු සංඥා දෙක අතර වෙනස අගුළු පරිපථ ඉවසීම ඉක්මවා ගිය විට, I/O PLL අගුල නැති වේ.
refclk1	ආදානය	විකල්ප	ඔරලෝසු මාරු කිරීමේ විශේෂාංගය සඳහා I/O PLL ධාවනය කරන දෙවන යොමු ඔරලෝසු මූලාශ්‍රය.
extswitch	ආදානය	විකල්ප	ඔරලෝසුව හස්තීයව මාරු කිරීම සඳහා අවම වශයෙන් ඔරලෝසු චක්‍ර 1ක් සඳහා extswitch සංඥාව අඩු (0'b3) තහවුරු කරන්න.
activeclk	ප්රතිදානය	විකල්ප	I/O PLL විසින් භාවිතා කරන සමුද්දේශ ඔරලෝසු මූලාශ්‍රය දැක්වීමට ප්‍රතිදාන සංඥාව.
clkbad	ප්රතිදානය	විකල්ප	සමුද්දේශ ඔරලෝසු මූලාශ්‍රයේ තත්ත්වය හොඳ හෝ නරක බව පෙන්නුම් කරන ප්‍රතිදාන සංඥාව.
කැස්කැඩ්_අවුට්	ප්රතිදානය	විකල්ප	පහළ I/O PLL වෙත පෝෂණය වන ප්‍රතිදාන සංඥාව.
adjpllin	ආදානය	විකල්ප	upstream I/O PLL වෙතින් පෝෂණය වන ආදාන සංඥා.
outclk_[]	ප්රතිදානය	විකල්ප	I/O PLL වෙතින් ප්‍රතිදාන ඔරලෝසුව.

IOPLL Intel FPGA IP Core User Guide Archives

IP මූලික අනුවාදයක් ලැයිස්තුගත කර නොමැති නම්, පෙර IP core අනුවාදය සඳහා පරිශීලක මාර්ගෝපදේශය අදාළ වේ

IP Core අනුවාදය	පරිශීලක මාර්ගෝපදේශය
17.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core පරිශීලක මාර්ගෝපදේශය
16.1	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core පරිශීලක මාර්ගෝපදේශය
16.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core පරිශීලක මාර්ගෝපදේශය
15.0	Altera I/O Phase-locked Loop (Altera IOPLL) IP Core පරිශීලක මාර්ගෝපදේශය

IOPLL Intel FPGA IP Core පරිශීලක මාර්ගෝපදේශය සඳහා ලේඛන සංශෝධන ඉතිහාසය

ලේඛන අනුවාදය	ඉන්ටෙල් ක්වාටස්® අගමැති අනුවාදය	වෙනස්කම්
2019.06.24	18.1	හි කැප වූ ඔරලෝසු ආදාන සඳහා විස්තරය යාවත්කාලීන කරන ලදී සාමාන්‍ය I/O PLL ගෘහ නිර්මාණ ශිල්පය රූප සටහන.
2019.01.03	18.1	• යාවත්කාලීන කරන ලදී PLL LVDS_CLK/LOADEN ප්‍රතිදාන තොට වෙත ප්‍රවේශය හි පරාමිතිය IOPLL IP මූලික පරාමිතීන් - සැකසුම් ටැබය මේසය. • හි zdbfbclk තොට සඳහා විස්තරය යාවත්කාලීන කරන ලදී IOPLL IP Core Ports මේසය.
2018.09.28	18.1	• හි extswitch සඳහා විස්තරය නිවැරදි කරන ලදී IOPLL IP Core Ports මේසය. • Intel rebranding අනුව පහත IP cores නැවත නම් කරන ලදී: — Altera IOPLL IP හරය IOPLL Intel FPGA IP හරය ලෙස වෙනස් කරන ලදී. — Altera PLL Reconfig IP හරය PLL Reconfig Intel FPGA IP හරය ලෙස වෙනස් කරන ලදී. — Arria 10 FPLL IP core fPLL Intel Arria 10/Cyclone 10 FPGA IP core ලෙස වෙනස් කරන ලදී.

දිනය	අනුවාදය	වෙනස්කම්
2017 ජූනි	2017.06.16	• Intel Cyclone 10 GX උපාංග සඳහා සහය එක් කරන ලදී. • Intel ලෙස නැවත හංවඩු ගසා ඇත.
දෙසැම්බර් 2016	2016.12.05	IP හරයේ පළමු වරායේ විස්තරය යාවත්කාලීන කරන ලදී.
2016 ජූනි	2016.06.23	• යාවත්කාලීන කරන ලද IP මූලික පරාමිතීන් - සැකසීම් ටැබ් වගුව. — Manual Override පරාමිතීන් සමඟින් Manual Switchover සහ Automatic Switchover සඳහා විස්තරය යාවත්කාලීන කරන ලදී. ඔරලෝසු මාරු පාලන සංඥාව ක්රියාකාරීව අඩුය. - ස්විචෝවර් ප්‍රමාද පරාමිතිය සඳහා විස්තරය යාවත්කාලීන කරන ලදී. • IP Core පරාමිතිවල DPS කවුන්ටර තේරීමේ පරාමිතිය සඳහා නිර්වචනය කරන ලද M සහ C කවුන්ටර - ගතික නැවත සකස් කිරීමේ ටැබ් වගුව. • සාමාන්‍ය I/O PLL වාස්තු විද්‍යා රූප සටහනේ ඔරලෝසු මාරු කිරීමේ වරායේ නම clkswitch සිට extswitch දක්වා වෙනස් කරන ලදී.
2016 මැයි	2016.05.02	යාවත්කාලීන කරන ලද IP මූලික පරාමිතීන් - ගතික නැවත සකස් කිරීමේ ටැබ් වගුව.
2015 මැයි	2015.05.04	IP Core පරාමිතිවල PLL LVDS_CLK/LOADEN ප්‍රතිදාන තොට පරාමිතිය වෙත ප්‍රවේශය සක්‍රීය කිරීම සඳහා විස්තරය යාවත්කාලීන කරන ලදී - සැකසීම් ටැබ් වගුව. Arria 10 Devices පරිච්ඡේදයේ I/O සහ High Speed I/O හි Altera IOPLL සහ Altera LVDS SERDES IP Cores වගුව අතර සංඥා අතුරුමුහුණත වෙත සබැඳියක් එක් කරන ලදී.
2014 අගෝස්තු	2014.08.18	මුල් නිකුතුව.

ලේඛන / සම්පත්

intel UG-01155 IOPLL FPGA IP Core [pdf] පරිශීලක මාර්ගෝපදේශය
UG-01155 IOPLL FPGA IP Core, UG-01155, IOPLL FPGA IP Core, FPGA IP Core

යොමු කිරීම්

පරිශීලක අත්පොත

intel UG-01155 IOPLL FPGA IP Core

IOPLL Intel® FPGA IP Core පරිශීලක මාර්ගෝපදේශය